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使用Verilog语言编写的数字钟程序.有慢校时,快校时,闹钟等功能.

VHDL/FPGA/Verilog 6 K 186 次下载 2014-01-26

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RAR

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6 K

资源分类

VHDL/FPGA/Verilog

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2014-01-26 13:17

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使用Verilog语言编写的数字钟程序.有慢校时,快校时,闹钟等功能. - 资源详细说明

使用Verilog语言编写的数字钟程序.有慢校时,快校时,闹钟等功能.

使用Verilog语言编写的数字钟程序.有慢校时,快校时,闹钟等功能. - 源码文件列表

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1

display.v

2

count60.v

3

devfreq32.v

4

devfreq1000.v

5

decode4_7.v

6

leddisplay.v

7

qudou.v

8

devfreq1khz.v

9

devfreq1hz.v

10

control.v

11

count12.v

12

clock.v

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