VHDL/FPGA/Verilog下载 - 8,194+免费资源

basics of language vhdl , how it operates etc can be laernt

👤 fufuaihaitun 📅 2017-09-27 ⬇️ 173 次 💾 29 K

basics of language vhdl , how it operates etc can be laernt

language operates basics laernt

A VHDL program to simulate the behaviour of a device,

👤 smashup 📅 2017-09-26 ⬇️ 77 次 💾 985 K

A VHDL program to simulate the behaviour of a device,

behaviour simulate program device

vhdl source vhdl source vhdl source vhdl source vhdl source vhdl source vhdl source vhdl source vhdl

👤 z3021440 📅 2017-09-26 ⬇️ 137 次 💾 176 K

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source vhdl

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👤 yangbaochun 📅 2017-09-26 ⬇️ 146 次 💾 116 K

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source vhdl vhd

基于FPGA的直流电机的PWM控制和步进电机的细分驱动控制。使用VHDL语言编写

👤 wangcong200500 📅 2017-09-26 ⬇️ 167 次 💾 1167 K

基于FPGA的直流电机的PWM控制和步进电机的细分驱动控制。使用VHDL语言编写，压缩包里是Quartus下的工程。

FPGA VHDL PWM 直流电机

vhdl语言详解

👤 cy_jing 📅 2017-09-26 ⬇️ 129 次 💾 834 K

vhdl语言详解，入门必看。建议初学者仔细阅读

vhdl 语言

电子系统设计实例设计语言VHDL 实验仪器杭州康芯gw48eda 开发系统

👤 A15117704533 📅 2017-09-26 ⬇️ 150 次 💾 3680 K

电子系统设计实例设计语言VHDL 实验仪器杭州康芯gw48eda 开发系统

VHDL eda 48 gw

bch 编码和译码

👤 Even_Moon 📅 2017-09-25 ⬇️ 189 次 💾 172 K

bch 编码和译码，用硬件语言vhdl实现

bch 编码译码

四人抢答器

👤 borisliuyuan 📅 2017-09-25 ⬇️ 177 次 💾 324 K

四人抢答器，用quartus编译过的，vhdl语言，说明详细，欢迎各位下载，

抢答器

用VHDL设计四人抢答器,vhdl学习的基础

👤 laoniu 📅 2017-09-25 ⬇️ 63 次 💾 379 K

用VHDL设计四人抢答器,vhdl学习的基础，很好用

VHDL vhdl 抢答器

Genode FX is a composition of hardware and software components that enable the creation of fully fl

👤 zxyxwd6 📅 2017-09-24 ⬇️ 119 次 💾 1277 K

Genode FX is a composition of hardware and software components that enable the creation of fully fledged graphical user ...

composition components hardware creation

VHDL source codes of a 65xx compatible cpu core. Version 302.

👤 foreverNewcomer 📅 2017-09-24 ⬇️ 50 次 💾 29 K

VHDL source codes of a 65xx compatible cpu core. Version 302.

compatible Version source codes

VHDL source codes of the FPGA64, a fpga implementation of the C64 computer. Version for the c-one fp

👤 gdmichael 📅 2017-09-24 ⬇️ 137 次 💾 185 K

VHDL source codes of the FPGA64, a fpga implementation of the C64 computer. Version for the c-one fpga board.

the implementation computer Version

Verilog, c and asm source codes of the Minimig system, a fpga implementation of the Amiga computer.

👤 wodn76 📅 2017-09-24 ⬇️ 107 次 💾 191 K

Verilog, c and asm source codes of the Minimig system, a fpga implementation of the Amiga computer. Version minimig-j us ...

implementation the computer Verilog

自动售货机模型

👤 wanglp094 📅 2017-09-24 ⬇️ 179 次 💾 318 K

自动售货机模型，可以设置商品价钱及数量。0.5元及1元投币。可以返回最多1.5元。

自动售货机模型

基于FPGA的乐曲发生器设计

👤 evenxyz 📅 2017-09-24 ⬇️ 141 次 💾 217 K

基于FPGA的乐曲发生器设计，以 EDA 技术为核心的能在可编程 ASIC 上进行系统芯片集成的新设计方法

FPGA 发生器

4位微处理器系统的顶层描述代码

👤 hlwang523 📅 2017-09-24 ⬇️ 35 次 💾 2 K

4位微处理器系统的顶层描述代码，本人亲自测试，代码很简单。明了。内容无毒。放心下载使用

微处理器系统代码

全加器仿真程序代码

👤 yiranshamaoer 📅 2017-09-24 ⬇️ 69 次 💾 2 K

全加器仿真程序代码，本人亲自测试，代码简单，安全无毒。放心下载和使用。

全加器仿真程序代码

加法器和全加器参考程序

👤 zhaoyanguangaaa 📅 2017-09-24 ⬇️ 84 次 💾 2 K

加法器和全加器参考程序，由VHDL代码编写。初学者可以看一看。内容无毒，下载请杀毒使用。

加法器全加器参考程序

Interfacing to External Static Ram This module colntroller is for srams

👤 xinxinduan 📅 2017-09-24 ⬇️ 98 次 💾 9 K

Interfacing to External Static Ram This module colntroller is for srams

Interfacing colntroller External Static

基于verilog hdl的UART串口发送子程序。

👤 wuliaowenti 📅 2017-09-24 ⬇️ 75 次 💾 242 K

基于verilog hdl的UART串口发送子程序。

verilog UART hdl 串口发送

基于verilog hdl的UART串口接收子程序。

👤 zjqkpgz 📅 2017-09-24 ⬇️ 133 次 💾 1696 K

基于verilog hdl的UART串口接收子程序。

verilog UART hdl 串口接收

简易电子琴

👤 SLing2008 📅 2017-09-23 ⬇️ 181 次 💾 262 K

简易电子琴，可以弹奏音乐。本课程设计主要内容是基于VHDL语言并利用数控分频器设计硬件电子琴，利用GW48作为课程开发硬件平台，键1至键8设计为电子琴键。某一个LED显示当前的按键的音节数。

电子琴

在数据的输入过程中可完成并行数据和串行数据的转换

👤 pc1667pc1667 📅 2017-09-23 ⬇️ 37 次 💾 4 K

在数据的输入过程中可完成并行数据和串行数据的转换

数据并行数据串行数据输入

具有流水灯报点的数字钟实验含有报告

👤 wwangllei 📅 2017-09-23 ⬇️ 26 次 💾 50 K

具有流水灯报点的数字钟实验含有报告，用VHDL编写

流水灯数字实验报告

很多仪器都输出同步时钟

👤 reed2453 📅 2017-09-21 ⬇️ 22 次 💾 26442 K

很多仪器都输出同步时钟，这是一个区毛刺的程序。编得很巧妙！

仪器输出时钟

一个用vHDL语言编的同步程序

👤 yashashi 📅 2017-09-21 ⬇️ 108 次 💾 205 K

一个用vHDL语言编的同步程序，对图像处理人员有帮助哦

vHDL 语言程序

adder 4 + 4 bits, for use with a Altera, and 2 displays 7 segments

👤 archimedes88 📅 2017-09-20 ⬇️ 128 次 💾 2 K

adder 4 + 4 bits, for use with a Altera, and 2 displays 7 segments

displays segments Altera adder

基于VHDL（verilog）语言的UART的设计与实现。全面模仿AVR的UART功能

👤 heyuyutu 📅 2017-09-20 ⬇️ 171 次 💾 2005 K

基于VHDL（verilog）语言的UART的设计与实现。全面模仿AVR的UART功能，与AVR直接实现接口调试。资料全面完整。

UART verilog VHDL AVR

基于ALTERA公司的NIOSII的I2C总线传输应用设计

👤 horse2000 📅 2017-09-20 ⬇️ 133 次 💾 13152 K

基于ALTERA公司的NIOSII的I2C总线传输应用设计

ALTERA NIOSII I2C 总线传输

VHDL/FPGA/Verilog

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