VHDL/FPGA/Verilog
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basics of language vhdl , how it operates etc can be laernt
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A VHDL program to simulate the behaviour of a device,
A VHDL program to simulate the behaviour of a device,
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基于FPGA的直流电机的PWM控制和步进电机的细分驱动控制。使用VHDL语言编写
基于FPGA的直流电机的PWM控制和步进电机的细分驱动控制。使用VHDL语言编写,压缩包里是Quartus下的工程。
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vhdl语言详解
vhdl语言详解,入门必看。建议初学者仔细阅读
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电子系统设计实例 设计语言VHDL 实验仪器 杭州康芯gw48eda 开发系统
电子系统设计实例 设计语言VHDL 实验仪器 杭州康芯gw48eda 开发系统
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bch 编码和译码
bch 编码和译码,用硬件语言vhdl实现
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四人抢答器
四人抢答器,用quartus编译过的,vhdl语言,说明详细,欢迎各位下载,
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用VHDL设计四人抢答器,vhdl学习的基础
用VHDL设计四人抢答器,vhdl学习的基础,很好用
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Genode FX is a composition of hardware and software components that enable the creation of fully fl
Genode FX is a composition of hardware and software components that enable the creation of fully fledged graphical user interfaces as system-on-chip ...
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VHDL source codes of a 65xx compatible cpu core. Version 302.
VHDL source codes of a 65xx compatible cpu core. Version 302.
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VHDL source codes of the FPGA64, a fpga implementation of the C64 computer. Version for the c-one fp
VHDL source codes of the FPGA64, a fpga implementation of the C64 computer. Version for the c-one fpga board.
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Verilog, c and asm source codes of the Minimig system, a fpga implementation of the Amiga computer.
Verilog, c and asm source codes of the Minimig system, a fpga implementation of the Amiga computer. Version minimig-j used on the Minimig fpga board.
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自动售货机模型
自动售货机模型,可以设置商品价钱及数量。0.5元及1元投币。可以返回最多1.5元。
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基于FPGA的乐曲发生器设计
基于FPGA的乐曲发生器设计,以 EDA 技术为核心的能在可编程 ASIC 上进行系统芯片集成的新设计方法
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4位微处理器系统的顶层描述代码
4位微处理器系统的顶层描述代码,本人亲自测试,代码很简单。明了。内容无毒。放心下载使用
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全加器仿真程序代码
全加器仿真程序代码,本人亲自测试,代码简单,安全无毒。放心下载和使用。
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加法器和全加器参考程序
加法器和全加器参考程序,由VHDL代码编写。初学者可以看一看。内容无毒,下载请杀毒使用。
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Interfacing to External Static Ram This module colntroller is for srams
Interfacing to External Static Ram This module colntroller is for srams
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基于verilog hdl的UART串口发送子程序。
基于verilog hdl的UART串口发送子程序。
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基于verilog hdl的UART串口接收子程序。
基于verilog hdl的UART串口接收子程序。
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简易电子琴
简易电子琴,可以弹奏音乐。本课程设计主要内容是基于VHDL语言并利用数控分频器设计硬件电子琴,利用GW48作为课程开发硬件平台,键1至键8设计为电子琴键。某一个LED显示当前的按键的音节数。
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在数据的输入过程中可完成并行数据和串行数据的转换
在数据的输入过程中可完成并行数据和串行数据的转换
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具有流水灯报点的数字钟实验 含有报告
具有流水灯报点的数字钟实验 含有报告,用VHDL编写
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很多仪器都输出同步时钟
很多仪器都输出同步时钟,这是一个区毛刺的程序。编得很巧妙!
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一个用vHDL语言编的同步程序
一个用vHDL语言编的同步程序,对图像处理人员有帮助哦
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adder 4 + 4 bits, for use with a Altera, and 2 displays 7 segments
adder 4 + 4 bits, for use with a Altera, and 2 displays 7 segments
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基于VHDL(verilog)语言的UART的设计与实现。全面模仿AVR的UART功能
基于VHDL(verilog)语言的UART的设计与实现。全面模仿AVR的UART功能,与AVR直接实现接口调试。资料全面完整。
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基于ALTERA公司的NIOSII的I2C总线传输应用设计
基于ALTERA公司的NIOSII的I2C总线传输应用设计