devfreq1hz.v

来自「使用Verilog语言编写的数字钟程序.有慢校时,快校时,闹钟等功能.」· Verilog 代码 · 共 30 行

module devfreq1hz(in,reset,out);

input in,reset;
output out;
//reg out;
//wire out;

wire a,b;


//assign out=(reset==1) ? out :1'b0 ;  

/*
always @(in)
       begin
          if(reset==0) 
          out<=0;
          else 
          out=out;
       end
*/

devfreq1000 deva(in,reset,a);
devfreq1000 devb(a,reset,b);
devfreq32 devc(b,reset,out);


endmodule