本程序为模拟可校时的时钟程序；clk--时钟信号,rst--清零信号,set_en--校时 使能信号,faster--快进信号,slower--快退信号,hour--小时校时,min--分钟校 时 - 免费下载
VHDL/FPGA/Verilog资源
文件大小：111 K
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