本程序为模拟可校时的时钟程序;clk--时钟信号,rst--清零信号,set_en--校时 使能信号,faster--快进信号,slower--快退信号,hour--小时校时,min--分钟校 时 VHDL/FPGA/Verilog 111 K 198 次下载 2013-12-06