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VHDL/FPGA/Verilog
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此代码用于实现基2的SRT除法器设计
此代码用于实现基2的SRT除法器设计
VHDL/FPGA/Verilog
3 K
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2013-12-10
资源详细信息
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文件大小
3 K
资源分类
VHDL/FPGA/Verilog
上传者
w277426078
发布时间
2013-12-10 10:19
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此代码用于实现基2的SRT除法器设计 - 资源详细说明
此代码用于实现基2的SRT除法器设计,可以实现400MHz以上的32位定点无符号数除法器(除数、被除数和余数均由16位整数和16位小数组成,商由32位整数和16位小数构成,包括源代码和测试文件,可以直接仿真。
此代码用于实现基2的SRT除法器设计 - 源码文件列表
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