使用Verilog语言编写的数字钟程序.有慢校时,快校时,闹钟等功能. - 免费下载

VHDL/FPGA/Verilog资源 文件大小：6 K

📋 资源详细信息

文件格式
RAR
所属分类
VHDL/FPGA/Verilog
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上传时间
文件大小
6 K
所需积分
2 积分
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⭐⭐⭐⭐⭐ (5/5)

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资源简介

使用Verilog语言编写的数字钟程序.有慢校时,快校时,闹钟等功能.

源码文件列表

📂 共 12 个源码文件 点击文件名可在线查看源代码

1 📄
display.v
大小: 631 B
查看源码
2 📄
count60.v
大小: 611 B
查看源码
3 📄
devfreq32.v
大小: 443 B
查看源码
4 📄
devfreq1000.v
大小: 428 B
查看源码
5 📄
decode4_7.v
大小: 580 B
查看源码
6 📄
leddisplay.v
大小: 889 B
查看源码
7 📄
qudou.v
大小: 539 B
查看源码
8 📄
devfreq1khz.v
大小: 169 B
查看源码
9 📄
devfreq1hz.v
大小: 390 B
查看源码
10 📄
control.v
大小: 4.36 KB
查看源码
11 📄
count12.v
大小: 577 B
查看源码
12 📄
clock.v
大小: 2.48 KB
查看源码
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