设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。 实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog hdl语言实现,还有完整的实验报告
标签： 分 计时 数字
上传时间： 2013-12-09
上传用户：hphh
本程序为24小时计时器，稳定无误差。简单好用，是Verilog hdl语言初学者的指引。
标签： 程序 计时器
上传时间： 2016-11-20
上传用户：lizhen9880
FPGA&SOPC快速入门教程(PDF)，基于Verilog hdl语言，开发环境Quartus
标签： FPGA SOPC 快速入门
上传时间： 2013-12-27
上传用户：yangbo69
串口实验，很好用，我还有verilog hdl Vhdl CPLD EPM1270 源代码
标签： 串口 实验
上传时间： 2013-12-24
上传用户：thinode
伪随机序列产生器－线性反馈移位寄存器，Verilog hdl 原代码。
标签： 伪随机序列 产生器 线性反馈移位寄存器
上传时间： 2016-12-04
上传用户：zl5712176
伪随机序列产生器－代进位反馈移位寄存器，verilog hdl 原代码。
标签： 伪随机序列 产生器 进位 反馈移位寄存器
上传时间： 2014-09-05
上传用户：xymbian
伪随机序列产生器－filtered 代进位反馈移位寄存器，verilog hdl 原代码。
标签： filtered 伪随机序列 产生器 进位
上传用户：爱死爱死
sopc 中，新建component。详细介绍了如何根据hdl代码生成黑盒的过程。
标签： sopc
上传时间： 2013-12-21
上传用户：bruce
8位加法树乘法器,实现两个8位二进制数相乘，采用verilog hdl
标签： 8位 加法 乘法器 二进制数
上传时间： 2016-12-19
上传用户：lhc9102
8位乘8位的流水线乘法器，采用Verilog hdl编写
标签： 8位 流水线 乘法器
上传时间： 2014-01-26
上传用户：kristycreasy
