设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog hdl语言实现
上传时间： 2017-01-30
上传用户：dreamboy36
vhdl测试程序，用于初雪者熟悉hdl的具体语法应用。比较简单了。
上传时间： 2017-02-11
上传用户：onewq
状态机电路设计的电子书PDF教程，比较详细的说明了hdl语言设计状态机电路的要领
上传时间： 2017-02-17
上传用户：1966640071
Vhdl是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Description Language。 与另外一门硬件描述语言Verilog hdl相比，Vhdl更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且Vhdl具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。但是，Vhdl是一门语法相当严格的语言，易学性差，特别是对于刚开始接触Vhdl的设计者而言，经常会因某些小细节处理不当导致综合无法通过。为此本文就其中一些比较典型的问题展开探讨，希望对初学者有所帮助，提高学习进度。
上传时间： 2017-02-18
上传用户：nanshan
Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog hdl对多功能电子钟的设计，达到对Verilog hdl的理解，同时对CPLD器件进行简要了解。 本文的研究内容包括: 对Altera公司Flex 10K系列的EPF10K 10简要介绍，Altera公司软件Max+plusⅡ简要介绍和应用Verilog hdl对多功能电子钟进行设计。
上传时间： 2017-03-06
上传用户：epson850
浮点FFI，的Vhdl实现及hdl功能测试方法的研究 附录B加法处理器测试平台代码 附录CFFT处理器的测试平台代码
上传时间： 2013-12-23
上传用户：王楚楚
FPGA音乐试验，语言：verilog hdl
标签： FPGA
上传时间： 2013-12-26
上传用户：liansi
FIFO先进先出队列，一种缓存、或一种管道、设备、接口（Verilog hdl程序,内附说明）
上传时间： 2014-01-22
上传用户：pompey
几个常用的接口实验的程序代码，用Verilog hdl语言编写的，包括七段数码管、拨码开关、蜂鸣器、矩阵键盘、串口、I2C、跑马灯等。
上传时间： 2014-12-21
上传用户：lz4v4
The xapp851.zip archive includes the following subdirectories. The specific contents of each subdirectory below: \rtl - hdl design files \sim - simulation files \synth - Synthesis related files \par - Place/Route related files
标签： subdirectories The following includes
上传时间： 2014-01-25
上传用户：lepoke
