先入先出缓冲存储器，采用verilog hdl
标签： 缓冲存储器
上传时间： 2016-12-19
上传用户：llandlu
直接频率合成器，采用verilog hdl
标签： 频率合成器
上传时间： 2013-12-11
上传用户：qweqweqwe
模数变换器，采用verilog hdl编写
标签： 模数变换器
上传时间： 2013-12-20
上传用户：bruce
十六位的除法器，采用verilog hdl
标签： 十六位 除法器
上传时间： 2013-11-27
上传用户：kr770906
曼彻斯特编码实现，verilog hdl 做的，我也是从网上下的
标签： 曼彻斯特编码
上传时间： 2013-12-25
上传用户：稀世之宝039
利用verilog语言，从上至下层次管理的设计思想；Verilog hdl的行为描述和结构描述,实现8位频率计，4个0检测修正电路的原理说明
标签： verilog 语言
上传时间： 2016-12-29
上传用户：caozhizhi
Handel-C语言的学习文档。Handel-C语言由C/C++演化而来，可以自动实现C到Vhdl、C到Verilog、C到EDIF等转换。在DK环境中，DK+Handel-C工具能直接把基于C语言的设计转变为优化的hdl(可以实现：C到Vhdl、C到Verilog、C到EDIF等的自动生成)， 进而通过FPGA实现，从而保证了各种复杂的高难算法在工程应用的实时性。
标签： Handel-C 语言 文档
上传时间： 2016-12-30
上传用户：ukuk
文通过ALTERA公司的quartus II软件，用Verilog hdl语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。
标签： quartus ALTERA 软件
上传时间： 2013-12-09
上传用户：皇族传媒
学习Verilog语言必备资料，包括语法总结 编写Verilog hdl 源代码的标准及设计流程
标签： Verilog 语言
上传时间： 2017-01-08
上传用户：colinal
本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点 结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写hdl代码,进行综合 利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。
标签： FIR Stratix Altera MAC
上传时间： 2017-01-24
上传用户：Miyuki
