为了缩短加法电路运行时间，提高FPGA运行效率，利用选择进位算法和差额分组算法用硬件电路实现32位加法器，差额分组中的加法单元是利用一种改进的超前进位算法实现，选择进位算法可使不同的分组单元并行运算，利用低位的运算结果选择高位的进位为1或者进位为零的运算结果，节省了进位选择等待的时间，最后利用XILINX进行时序仿真，在FPGA上进行验证，可稳定运行在高达50兆的频率，理论分析与计算机仿真表明该算法切实可行、有效并且易于实现。
上传时间： 2013-12-19
上传用户：jshailingzzh
超前进位加法器的设计
上传时间： 2013-10-19
上传用户：shen_dafa
VHDL实现的超前进位加法器
上传时间： 2015-03-04
上传用户：leehom61
超长整数运算相关——《进位制的高阶扩展》
上传时间： 2013-12-24
上传用户：jichenxi0730
11,13,16位超前进位加法器的Verilog HDL源代码。
上传时间： 2013-12-28
上传用户：ouyangtongze
这个是带输入的加法器vhdl代码,是带有输入端和进位的.
上传时间： 2013-11-30
上传用户：gxf2016
这个是带先行进位的加法器的vhdl代码,比较复杂,仅仅供大家参考.
上传时间： 2014-01-03
上传用户：klin3139
Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置进位加法器的设计方案及VHDL程序 Carry Select Adder:16 Bits 进位选择加法器的设计方案及VHDL程序
上传时间： 2015-05-13
上传用户：我们的船长
超前进位加法器的例子,包括源码和测试文件,压缩包,无密码.
上传时间： 2015-06-12
上传用户：希酱大魔王
本文件提供了用verilog HDL语言实现的8位超前进位加法器,充分说明了超前进位加法器和普通加法器之间的区别.
上传时间： 2013-12-17
上传用户：ynwbosss
