进位
共 182 篇文章
进位 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 182 篇文章，持续更新中。
paobiao
在DE2-70开发板上实现分、秒、毫秒的计时进位功能，代码经过多个项目验证，可直接部署使用。支持稳定时序控制，适用于嵌入式系统开发与教学实践。
全加器
基于VHDL语言实现的四位全加器，采用同步逻辑设计，支持快速进位运算。结构清晰，符合IEEE标准，适用于数字电路教学与验证场景。
ADC进位灯
基于单片机与ADC0804实现的八位二进制进位灯，展示模拟信号到数字显示的完整流程。涵盖ADC转换原理、单片机控制逻辑及LED动态显示技术，适合嵌入式学习与实践。
4位二进制并行进位加法器
4位二进制并行进位加法器的源程序,简易易懂，适合初学者看!
数据求和
探索数据求和的奥秘，从基础概念到进阶技巧，逐步掌握如何处理进位。当CY标志为1时，了解如何对和的高位字节进行加1操作。无论你是初学者还是有一定经验的开发者，本教程都能帮助你深入理解数据求和的核心原理。
FPGA例程之8位超前进位加法器
本资源提供了一个基于FPGA实现的8位超前进位加法器完整例程，对于初学者来说是理解数字逻辑设计原理及FPGA编程技巧的理想入门材料。通过学习此例程，您可以深入了解如何利用硬件描述语言（如VHDL或Verilog）来构建高效的数据处理单元，特别适合于嵌入式系统开发、数字信号处理等领域。该资源完全免费下载，并附带详细的注释说明，确保每位工程师都能轻松上手。
并行加法器的研究与设计.pdf
本资源《并行加法器的研究与设计.pdf》深入探讨了几种常见的加法器架构，包括跳跃进位加法器的优化策略。通过详尽的速度、功耗等关键性能指标对比分析，展示了优化方案在实际应用中的显著优势。对于从事数字电路设计、微处理器开发或相关领域的工程师而言，这份资料不仅提供了理论支持，还具有极高的实践参考价值。现在即可免费下载完整版文档。
多功能数字钟设计
内容：多功能数字钟设计
基本要求：1）由振荡器输出稳定的高频脉冲信号作为时间基准，经分频器输出标准的秒脉冲。
2）秒计数器满60向分计数器进位，分计数器满60向小时计数器进位，小时计数器按“12翻1”规律计数，计数器经译码器送到显示器。
3）计数出现误差可用校时电路进行校时、校分、校秒。
扩展要求：4）具有可整点报时与定时闹钟的功能。
递归的递增/减进位制数法
递归的递增进位制数法和递归的递减进位制数法生成全排列。效率比传统的递增递减进位制数法
四位全加器的VHDL与VerilogHDL实现
能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图2为半加器原理图。其中：A、B分别为被加数与加数，作为电路的输入端；S为两数相加产生的本位和，它和两数相加产生的向高位的进位C一起作为电路的输出。
加法器verilog代码
代码是用verilog编写的加法器的源代码，有进位选择，连波进位，还有进位跳跃多种方法描述全加器
WinHex 16.2
文件和磁盘编辑软件一个很不错的16进制文件编辑与磁盘编辑软件。WinHex以文件小、速度快，功能不输其它的Hex十六进位编辑器工具，可做Hex与ASCII码编辑修改，多文件寻替换功能，一般运算及逻辑运算，磁盘磁区编辑 (支持FAT16、FAT32和NTFS)自动搜寻编辑，文件比对和分析等功能
一种64位浮点乘加器的设计与实现
·摘要： 乘加操作是许多科学与工程应用中的基本操作,特别是在图形加速器和DSP等应用领域,浮点乘加器有着广泛的应用.论文针对PowerPC603e微处理器系统,基于SMIC 0.25μm 1P5M CMOS工艺,采用正向全定制的电路及版图设计方法,设计实现了一个综合使用改进Booth算法、平衡的4-2压缩器构成的Wallace树形结构、先行进位加法器的支持IEEE-754标准的64bi
集成电路CD系列之CD4018
英文描述： CMOS Look-Ahead Carry Generator
中文描述： 查询的CMOS超前进位发生器
基于PLC的SD加法器在DSP领域中的应用
·摘要： 本文提出了一种以SD(Singed-Digit)数表示的求和计算方法,克服了传统的二进制数表示求和过程中产生的进位对运算速度的限制.并在此基础上应用硬件描述语言(VHDL)设计实现了基于可编程逻辑器件(PLD)的SD加法器,简化了求和运算过程.实验证明,通过这种算法可得到运算速度高、电路结构简单的高速加法器.以满足数字信号处理(DSP)系统的高性能要求.  
高速Montgomery模幂器的设计与实现
2005年全国单片机与嵌入式系统学术交流会论文，本文基于Montgom-ery模乘算法，利用预计算和增加循环的技术简化了Montgomery算法，在硬件实现上仅采用保一种基于 GPRR 算法的片上总线仲裁器设计与实现留进位加法器（CSA）和循环加法器两个主要模块，从而使模幂器在速度与面积上同时得到提高。
MaxPus II 出租车计费器设计
MaxPus II 出租车计费器设计
在行车计费时，行驶的里程数通过传感器转化为与之成正比的脉冲个数。实际情况下，可以用干簧继电器作为里程传感器，安装在与汽车相连接的蜗轮变速器上的磁铁使干簧继电器在汽车每前进10m闭合一次，即输出一个脉冲。则每行驶1km，输出100个脉冲。
三、设计思想
本设计可以采用自顶而下的设计思想，从而可以将设计问题可分为主控模块、里程计数模块、等待时间计数模块、计费
一种支持SIMD指令的低功耗分裂式ALU设计
· 摘要： 在面向多媒体运算的高性能、低功耗DSP芯片MD32设计中,支持SIMD指令的分裂式、低功耗ALU设计是实现其设计目标的重要环节.该文提出了利用基于资源共享的设计思想,以超前进位加法器(Carry Look-ahead Adder)为核心构造数据处理单元,完成算术以及逻辑运算,减少了ALU模块的面积,同时均衡了不同数据通路长度,并且采用先进行数据选择,而后进行数据处
直接数字频率合成器的研究
本文介绍了直接数字频率合成器(DDS)的工作原理及基本结构，在此基础上推导了它的理想频谱，分析了DDS杂散的来源及抑制杂散的常用方法；重点研究了DDS中累加器和波形存储表的设计。针对DDS输入数据刷新率低的特点，双层累加器采用了32位由“流水时序”信号控制的改进的流水线结构，减少了与流水线级数相关的移位寄存器数量；各级流水线中的加法器采用组内、组间超前进位的方式提高了速度；引入相位累加器最低位修正
一款FPGA可编程逻辑块的全定制设计
可编程逻辑块是FPGA可以通过配置实现各种数字电路结构的核心器件。其设计的优劣直接影响着FPGA实现具体设计的性能及FPGA芯片可以承载的最大系统级晶体管数。因此，在FPGA芯片设计中，可编程逻辑块的设计是最关键的环节。
本文使用130nm工艺设计了一款适用于1000万系统门FPGA的可编程逻辑块。根据从顶到底的全定制设计方法，首先利用实验法及CAD工具完成了总体结构初步设计，然后根据各模