一个小程序，用Veilog hdl编写的，可以用于篮球比赛的倒计时牌，已在max-plusII上仿真通过。
标签： 程序
上传时间： 2015-08-15
上传用户：许小华
用verilog编写的fir滤波器程序，开发环境可以用ise quartus或active hdl等
上传时间： 2015-08-21
上传用户：英雄
十六位超前进位加法器，Verilog hdl
上传时间： 2015-09-21
上传用户：wff
Verilog and Vhdl状态机设计，英文pdf格式 State machine design techniques for Verilog and Vhdl Abstract : Designing a synchronous finite state Another way of organizing a state machine (FSM) is a common task for a digital logic only one logic block as shown in engineer. This paper will discuss a variety of issues regarding FSM design using Synopsys Design Compiler . Verilog and Vhdl coding styles will be 2.0 Basic hdl coding presented. Different methodologies will be compared using real-world examples.
上传时间： 2013-12-19
上传用户：change0329
基于FPGA的I2C总线模拟，采用verilog hdl语言编写。- Based on the FPGA I2C main line simulation, uses verilog the hdl language compilation.
上传时间： 2013-12-13
上传用户：PresidentHuang
设计输入 ! 多种设计输入方法 – Quartus II • 原理图式图形设计输入 • 文本编辑 – Ahdl, Vhdl, Verilog • 内存编辑 – Hex, Mif – 第三方工具 • EDIF • hdl • VQM – 或采用一些别的方法去优化和提高输入的灵活性: • 混合设计格式 • 利用LPM和宏功能模块来加速设计输入
上传时间： 2014-01-04
上传用户：love_stanford
循环冗余校验，crc_16,主要运用在数字通信系统。用verilog hdl编写
标签： 循环冗余校验
上传时间： 2015-12-02
上传用户：xuan‘nian
数字音频实验测试工程，程序演示了通过I2C 总线对 TLV320AIC23 芯片的控制，各种音频环路，多种采样频率，DMA 音频采集和输出等 测试。程序中有详尽的说明。TLV320AIC23 的控制hdl模块Freedev_aic23 的7 号 寄存器提供了读和写两个端口，分别连接到数字音频芯片的AD 和DA 通道，每次可 读出和写入一个32 位宽的数据，分别是16 位左声道和16 位右声道的采样值。每 次数据就是一次采样的结果。如果是48K 采样率，那么每个数据时间间隔就是 1/48000。在这个工程基础上可以输出我们的特殊处理的数据，如正弦波数据，就 可以输出（LOUT）正弦波信号。
上传时间： 2015-12-14
上传用户：bruce5996
在微型计算机系统中, CPU与外部的基本通信方式有两种,一种是并行通信即数据的各位同 时传送,其优点是传输速度较快,但数据有多少位就需要多少条传送线 而串行通信中数据一位一位顺序传 送,能节省传送线. 用Verilog hdl语言实现了串并、并串通信接口之间的转换
上传时间： 2013-12-24
上传用户：aysyzxzm
FPGA与单片机接口，用Verilog hdl写的，仿真波形正确。
上传时间： 2015-12-22
上传用户：稀世之宝039
