hdl

Hardware Des cription Language -- 硬件描述语言

硬件描述语言hdl的现状与发展

讲述硬件描述语言的前世今生

标签： hdl 硬件描述语言发展

上传时间： 2013-11-03

上传用户：fanboynet
verilog hdl中wire和reg的区别

fpga

标签： verilog wire hdl reg

上传时间： 2013-11-06

上传用户：拢共湖塘
Verilog hdl的基础知识

学习FPGA的必备知识

标签： Verilog hdl 基础知识

上传时间： 2013-11-10

上传用户：songkun
XAPP424 - 嵌入式JTAG ACE播放器

This application note contains a reference design consisting of hdl IP and Xilinx AdvancedConfiguration Environment (ACE) software utilities that give designers great flexibility increating in-system programming (ISP) solutions. In-system programming support allowsdesigners to revise existing designs, package the new bitstream programming files with theprovided software utilities, and update the remote system through the JTAG interface using theEmbedded JTAG ACE Player.

标签： XAPP JTAG 424 ACE

上传时间： 2013-10-22

上传用户：gai928943
Vhdl,Verilog,System verilog比较

本文简单讨论并总结了Vhdl、Verilog，System verilog 这三中语言的各自特点和区别As the number of enhancements to variousHardware Description Languages (hdls) hasincreased over the past year, so too has the complexityof determining which language is best fora particular design. Many designers and organizationsare contemplating whether they shouldswitch from one hdl to another.

标签： Verilog verilog System Vhdl

上传时间： 2014-03-03

上传用户：zhtzht
Creating Safe State Machines(Mentor)

Finite state machines are widely used in digital circuit designs. Generally, when designing a state machine using an hdl, the synthesis tools will optimize away all states that cannot be reached and generate a highly optimized circuit. Sometimes, however, the optimization is not acceptable. For example, if the circuit powers up in an invalid state, or the circuit is in an extreme working environment and a glitch sends it into an undesired state, the circuit may never get back to its normal operating condition.

标签： Creating Machines Mentor State

上传时间： 2013-11-02

上传用户：xauthu
华为 FPGA设计高级技巧Xilinx篇

　　随着hdl Hardware Description Language 硬件描述语言语言综合工具及其它相关工具的推广使广大设计工程师从以往烦琐的画原理图连线等工作解脱开来能够将工作重心转移到功能实现上极大地提高了工作效率任何事务都是一分为二的有利就有弊我们发现现在越来越多的工程师不关心自己的电路实现形式以为我只要将功能描述正确其它事情交给工具就行了在这种思想影响下工程师在用hdl语言描述电路时脑袋里没有任何电路概念或者非常模糊也不清楚自己写的代码综合出来之后是什么样子映射到芯片中又会是什么样子有没有充分利用到FPGA的一些特殊资源遇到问题立刻想到的是换速度更快容量更大的FPGA器件导致物料成本上升更为要命的是由于不了解器件结构更不了解与器件结构紧密相关的设计技巧过分依赖综合等工具工具不行自己也就束手无策导致问题迟迟不能解决从而严重影响开发周期导致开发成本急剧上升　　目前我们的设计规模越来越庞大动辄上百万门几百万门的电路屡见不鲜同时我们所采用的器件工艺越来越先进已经步入深亚微米时代而在对待深亚微米的器件上我们的设计方法将不可避免地发生变化要更多地关注以前很少关注的线延时我相信ASIC设计以后也会如此此时如果我们不在设计方法设计技巧上有所提高是无法面对这些庞大的基于深亚微米技术的电路设计而且现在的竞争越来越激励从节约公司成本角度出　也要求我们尽可能在比较小的器件里完成比较多的功能　　本文从澄清一些错误认识开始从FPGA器件结构出发以速度路径延时大小和面积资源占用率为主题描述在FPGA设计过程中应当注意的问题和可以采用的设计技巧本文对读者的技能基本要求是熟悉数字电路基本知识如加法器计数器RAM等熟悉基本的同步电路设计方法熟悉hdl语言对FPGA的结构有所了解对FPGA设计流程比较了解

标签： Xilinx FPGA 华为高级技巧

上传时间： 2015-01-02

上传用户：refent
Allegro(cadence)_EDA工具手册

系统组成.......................................................................................................................................................... 31.1 库 ...................................................................................................................................................... 31.2 原理图输入 ...................................................................................................................................... 31.3 设计转换和修改管理 ....................................................................................................................... 31.4 物理设计与加工数据的生成 ........................................................................................................... 31.5 高速 PCB 规划设计环境.................................................................................................................. 32 Cadence 设计流程........................................................................................................................................... 33 启动项目管理器.............................................................................................................................................. 4第二章 Cadence 安装................................................................................................ 6第三章 CADENCE 库管理..................................................................................... 153.1 中兴EDA 库管理系统...................................................................................................................... 153.2 CADENCE 库结构............................................................................................................................ 173.2.1 原理图（Concept hdl）库结构：........................................................................................ 173.2.2 PCB 库结构：............................................................................................................................. 173.2.3 仿真库结构： ............................................................................................................................. 18第四章公司的 PCB 设计规范............................................................................... 19第五章常用技巧和常见问题处理......................................................................... 19

标签： Allegro cadence EDA

上传时间： 2013-10-23

上传用户：D&L37
基于FPGA 的方向滤波器指纹图像增强算法实现

设计了一种基于FPGA纯硬件方式实现方向滤波的指纹图像增强算法。设计采用寄存器传输级（RTL）硬件描述语言（Verilog hdl），利用时分复用和流水线处理等技术，完成了方向滤波指纹图像增强算法在FPGA上的实现。整个系统通过了Modelsim的仿真验证并在Terasic公司的DE2平台上完成了硬件测试。设计共消耗了3716个逻辑单元，最高处理速度可达92.93MHz。以50MHz频率工作时，可在0.5s以内完成一幅256&amp;#215;256指纹图像的增强处理。

标签： FPGA 方向指纹图像增强算法

上传时间： 2013-11-06

上传用户：rishian
基于FPGA的数字三相锁相环的优化设计

数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用Verilog hdl硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明，优化后的数字三相锁相环大大节省了FPGA的资源，并能快速、准确地锁定相位，具有良好的性能。

标签： FPGA 数字三相优化设计

上传时间： 2013-10-22

上传用户：emhx1990

hdl

硬件描述语言hdl的现状与发展

verilog hdl中wire和reg的区别

Verilog hdl的基础知识

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基于FPGA 的方向滤波器指纹图像增强算法实现

基于FPGA的数字三相锁相环的优化设计