摘 要：以上海地区的出租车计费器为例，利用Verilog hdl语言设计了出租车计费器，使其具有时间 显示、计费以及模拟出租车启动、停止、复位等功能，并设置了动态扫描电路显示车费和对应时间，显示 了硬件描述语言Verilog—hdl设计数字逻辑电路的优越性。源程序经MAX+PLUS Ⅱ软件调试、优 化，下载到EPF1OK10TC144—3芯片中，可应用于实际的出租车收费系统。 关键词：Verilog hdl；电子自动化设计；硬件描述语言；MAX+PLUSⅡ
上传时间： 2014-12-06
上传用户：bakdesec
在maxplusII平台上开发的一个交通等内核，该文件中有多个版本，为实现交通灯的不同功能，同时后续版本也是对前面版本的修改与优化，基于verilog hdl语言
上传时间： 2016-01-09
上传用户：yyyyyyyyyy
简易数字频率计，用Verilog hdl编写的，基于Quartus II实现，结构清晰，功能较为全面，能满足简单的频率测量要求
标签： 数字频率计
上传时间： 2013-12-08
上传用户：15071087253
本程序对如何使用altera系列芯片片上ram进行实例演示，采用Verilog hdl语言编写，并使用modelsim与quartus联合进行功能仿真。本原码是红色逻辑开发板的试验程序，值得一看。
上传时间： 2016-01-17
上传用户：凤临西北
多个Verilog和vhdl程序例子，可以作为初学者参考实例，按照电路结构写出hdl代码
上传时间： 2013-12-30
上传用户：cc1
32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog hdl 代码
上传时间： 2014-02-19
上传用户：稀世之宝039
数字频率合成器芯片AD9852 的配置文件，hdl级的Verilog代码
上传时间： 2014-01-25
上传用户：牛布牛
用Altera公司的QuartusII编写的电子钟程序，可以下载至开发板，实现一个智能数字钟功能，计时，校时，闹钟，跑表等功能，也可用于学习verilog hdl语言与数字逻辑
上传时间： 2013-12-21
上传用户：13517191407
Testbenches have become an integral part of the design process, enabling you to verify that your hdl model is sufficiently tested before implementing your design and helping you automate the design verification process. It is essential, therefore, that you have confidence your testbench is thoroughly exercising your design. Collecting code coverage statistics during simulation helps to ensure the quality and thoroughness of your tests.
标签： Testbenches enabling integral process
上传时间： 2016-03-24
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PCI设计指南The Xilinx LogiCORE PCI interface is a fully verified, pre-implemented PCI Bus interface. This interface is available in 32-bit and 64- bit versions, with support for multiple Xilinx FPGA device families. It is designed to support both Verilog-hdl and Vhdl. The design examples in this book are provided in Verilog.
标签： interface PCI pre-implemented LogiCORE
上传时间： 2016-04-03
上传用户：清风冷雨
