设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟 - 免费下载

VHDL/FPGA/Verilog资源文件大小：417 K

📋 资源详细信息

文件格式

未知

所属分类

VHDL/FPGA/Verilog

上传用户

granite518

上传时间

2013-12-09 05:08

文件大小

417 K

所需积分

2 积分

推荐指数

⭐⭐⭐⭐⭐ (5/5)

💡 温馨提示：本资源由用户 granite518 上传分享，仅供学习交流使用。如有侵权，请联系我们删除。

资源简介

设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现,还有完整的实验报告

源码文件列表

📂 共 60 个源码文件点击文件名可在线查看源代码

1 📄

clock.cnf

📦 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟 - 免费下载

📋 资源详细信息

📄 资源简介

💻 源码文件列表

💾 立即下载此资源

📖 资源说明

📥 下载说明

📦 使用说明

🎁 积分获取

🏷️ 相关标签

🔗 相关资源推荐

设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟 - 免费下载

资源简介

源码文件列表

立即下载此资源

资源说明

相关标签

相关资源推荐