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设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟
VHDL/FPGA/Verilog
417 K
97 次下载
2013-12-09
资源详细信息
文件格式
压缩包
文件大小
417 K
资源分类
VHDL/FPGA/Verilog
上传者
granite518
发布时间
2013-12-09 05:08
下载统计
97
次
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2 积分
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟 - 资源详细说明
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟,并具有定时与闹钟功能,能在设定的时间发出闹铃音,能非常方便地对小时、分钟和秒进行手动调节以校准时间,每逢整点,产生报时音报时。 实验平台: 1. 一台PC机; 2. MAX+PLUSII10.1。 Verilog HDL语言实现,还有完整的实验报告
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟 - 源码文件列表
本资源包含 60 个源码文件
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1
clock.cnf
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2
clo(9).cnf
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3
clo.rpt
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4
clo(11).cnf
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5
clo(6).cnf
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6
clo.hex
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7
clo.gdf
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8
clo.ttf
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9
clo.pin
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10
clo(4).cnf
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11
clock(1).cnf
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12
lib.dls
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13
clo.fit
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14
clock.hex
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15
clo.pof
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