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VHDL/FPGA/Verilog
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在FPGA上,实现了一个多功能数字抢答器,设置四个抢答按钮,及若干控制台按钮,有计分,抢答,重置,及时等功能
CD4000 双3输入端或非门+单非门 TI CD4001 四2输入端或非门 HIT/NSC/TI/GOL 双4输入端或非门 NSC CD4006 18位串入/串出移位寄存器 NSC CD4007 双互补对加反相器...
Universal async Transmitter Receiver
I2C program (Inter IC bus)
Clock division document
verilogHDL编写的低通滤波器模块,在ISE软件中仿真过
Altera CycloneII EP2C8 的一些小试验程序.用的是V---.
verilog multiply algorithm
a verilog programmed multiply unit algorithm
a verilog programmed divide unit
基于Quartus II的数控分频器的项目设计,实现对时钟信号的任意进制分频,包含了项目文件和VHDL源代码
简弘伦:Verilog HDL IC设计核心技术实例详解 源代码,更新版本
是电子手表的程序,基本上和市面上的电子表显示方式一样,XX:XX的格式
vhdl例子综合,花了好大力气找到,很有用,适合初学者
另一种蝶形运算的代码,可用quartusII6.0运用
蝶形运算的VHDL代码,可以实现,没验证
随机存储器VHDL代码,已用quartusII6.0验证,可用,可实现模块
matlab下,用dspbuilder实现dds模块产生正弦波的源码
运用CORDIC算法完成对矢量信号模值及相位信息的运算
利用FPGA进行分频期的设计,包括小数,分数等分频
基于VHDL语言的A/D采样控制程序,程序采用状态机实现的
Example of a FPGA memory controler
利用XC9572-TQFP100(Xilinx CPLD)制作的多功能CPLD/FPGA的ISP下载线源代码及线路图。可用来烧录Xilinx,Lattice,Altera等厂家的CPLD/FPGA.
这是一个8位全加器,利用vhdl完成了电路的构成,
koggee stone 32 bit adder
32 bit brentkung adder tree
利用图元实现层次化设计,编程完成数字序列的乘积求和
采用加法树流水线乘法构造八位乘法器,并分析设计的性能和结果在时钟节拍上落后的影响因素。
使用VHDL语言实现计数器功能 ……使用VHDL语言实现计数器功能