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V 的代码
send.v
/********************send*************************
**模块名称：send
**功能描述：UART的发送程序
**************************************************/
module send(
clk, //时钟
clkout, //输出
send.v
// send.v
/********************send*************************
**模块名称：send
**功能描述：UART的发送程序
**************************************************/
module send(
clk, //系统同步时钟
WR,
top.v
/****************************************Copyright (c)**************************************************
** Guangzhou ZHIYUAN ELECTRONIC CO.,LTD.
**
send.v
// send.v
/********************send*************************
**模块名称：send
**功能描述：UART的发送程序
**************************************************/
module send(
clk, //系统同步时钟
WR,
top.v
/****************************************Copyright (c)**************************************************
** Guangzhou ZHIYUAN ELECTRONIC CO.,LTD.
**
mclk.v
////////////////////////////////////////////////////////////////////////////////
// Copyright (c) 1995-2006 Xilinx, Inc. All rights reserved.
///////////////////////////////////////////////////////
pwm.v
module PWM(clk,addr,wr_n,wrdata,reset,pwm1,pwm2,pwm3,pwm4);
input clk,wr_n,reset;
input [1:0]addr;
input [15:0]wrdata;
output pwm1,pwm2,pwm3,pwm4;
pwm.v
module PWM(clk,addr,wr_n,wrdata,reset,pwm1,pwm2,pwm3,pwm4);
input clk,wr_n,reset;
input [1:0]addr;
input [15:0]wrdata;
output pwm1,pwm2,pwm3,pwm4;
qmipsesp.v
/*************************************************
**
** QuickMips for rtl simulation
**
**************************************************
** GeunHag La
*******************************************
macros.v
/* Verilog Model Created from SCS Schematic macros.sch */
/* From: Sandya@quicklogic.com */
/* Date: August 31, 2001 */
/* Revision: 1.1 */
/* 8/31/01 Added Synthesis attributes (syn_isclock=1 a