全加器
共 115 篇文章
全加器 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 115 篇文章，持续更新中。
8位全加器的VHDL语言描述
8位全加器的VHDL语言描述，有需要的顶一下。
一个全加器的systemc代码
一个全加器的systemc代码，包括模块的定义以及测试平台
4位全加器设计
4位全加器设计，包含半加器构成全加器，由全加器构成4位全加器及其拓展
32位全加器 在querters II 下面运行成功 仿真 验证均已成功
32位全加器 在querters II 下面运行成功 仿真 验证均已成功
用VHDL写的一个8位全加器的实验程序,供新手参考
用VHDL写的一个8位全加器的实验程序,供新手参考
完成一个加速器设计
完成一个加速器设计，全加器，具 8位计数器
这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器
这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器，通过四次映射一位全加器的方式实现了四位全加器的功能，并附有数码显示模块，将全加器的运算结果输出到数码管显示。
这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器
这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器，通过独特的3次映射一位全加器的方法从而实现七人表决器的功能，与网络上任何其他的七人表决器源码决无雷同。
1位全加器的vhdl设计 通过两个半加起实现
1位全加器的vhdl设计
通过两个半加起实现
此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能
此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能
全加器
全加器， 全加器， 全加器
用VHDL写的源代码程序
用VHDL写的源代码程序，包涵三人表决器，七人表决器，全加器以及模24，模60的计数器，都是单文件的，由于程序小又多，所以集中在一起，供新学习VHDL语言的朋友们参考。
这是一个利用MAX PULL 制作的VHDL的全加器的程序 如果有需要仿真图的 请叫站长联系我
这是一个利用MAX PULL 制作的VHDL的全加器的程序 如果有需要仿真图的 请叫站长联系我
该程序是用quartus II作为开发工具
该程序是用quartus II作为开发工具，用verilog语言编写，实现全加器功能的实例。对初学者很有意义
8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器
8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4
即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。
2． ultiplier_quick_add_5
即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。
3． ultiplier
在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器
在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器
用VHDL语言采用串行方法实现用1位全加器实现4位全加器
用VHDL语言采用串行方法实现用1位全加器实现4位全加器
这是一个4位全加器
这是一个4位全加器，用一个1位半价做的一位全加，然后做成的四位半加。
自编自写的ＶＨＤＬ代码
自编自写的ＶＨＤＬ代码，用于实现全加器功能，可能有误
四位全加器
四位全加器，VHDL语言，max+plusII平台做的