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VHDL/FPGA/Verilog
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4位全加器设计
4位全加器设计
VHDL/FPGA/Verilog
174 K
188 次下载
2017-05-06
资源详细信息
文件格式
RAR
文件大小
174 K
资源分类
VHDL/FPGA/Verilog
上传者
wuseyue
发布时间
2017-05-06 20:06
下载统计
188
次
所需积分
2 积分
4位全加器设计 - 资源详细说明
4位全加器设计,包含半加器构成全加器,由全加器构成4位全加器及其拓展
4位全加器设计 - 源码文件列表
本资源包含 10 个源码文件
支持在线预览,点击文件名即可查看
1
half_ad.sim.rpt
查看源码
2
half_ad.qpf
查看源码
3
half_ad.fit.summary
查看源码
4
adder_4.bdf
查看源码
5
half_ad.bdf
查看源码
6
half_ad.done
查看源码
7
half_ad.bsf
查看源码
8
half_ad.merge.rpt
查看源码
9
half_ad.map.rpt
查看源码
10
half_ad.asm.rpt
查看源码
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