本设计是设计了一个4位全加器的内容 - 免费下载

VHDL/FPGA/Verilog资源文件大小：5 K

📋 资源详细信息

文件格式

RAR

所属分类

VHDL/FPGA/Verilog

上传用户

上传时间

2017-08-15 10:09

文件大小

5 K

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2 积分

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⭐⭐⭐⭐⭐ (5/5)

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资源简介

本设计是设计了一个4位全加器的内容，是由4个一位全加器串联而成的

源码文件列表

📂 共 4 个源码文件点击文件名可在线查看源代码

1 📄

adder4.acf

大小: 15.42 KB

2 📄

adder4.vhd

大小: 626 B

3 📄

adder4.sof

4 📃

readme.txt

大小: 388 B

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