用VHDL设计一个4位二进制并行半加器

相 关 资 源

• 用VHDL设计一个4位二进制并行半加器免费下载

  资源简介：用VHDL设计一个4位二进制并行半加器，要求将被加数、加数和加法运算和用动态扫描的方式共阴数码管一同时显示出

  标签： VHDL 二进制 并行 半加器

  上传时间： 2014-11-24

  上传用户：haohaoxuexi

• 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器免费下载

  资源简介：8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5...

  标签： ultipler_quick_add booth 乘法器 测试

  上传时间： 2016-07-12

  上传用户：zhaiye

• 本程序是利用两个4位二进制并行加法器通过级联方式构成一个8位加法器。免费下载

  资源简介：本程序是利用两个4位二进制并行加法器通过级联方式构成一个8位加法器。

  标签： 加法器 程序 二进制 8位

  上传时间： 2014-11-28

  上传用户：270189020

• 频率计VHDL编程。设计一个4位数字显示的十进制频率计免费下载

  资源简介：频率计VHDL编程。设计一个4位数字显示的十进制频率计，其测量范围为1MHz，测量值通过4个数码管显示以8421BCD码形式输出，可通过开关实现量程控制，量程分10kHz、100kHz、1MHz三档(最大读数分别为9.999kHz、99.99kHz、999.9kHz)； 当输入信号的频率大于相应量...

  标签： VHDL 频率计 编程 数字显示

  上传时间： 2014-01-15

  上传用户：凤临西北

• 乒乓球游戏机实验报告实验人： 大火虎设计课题： 用VHDL设计一个乒乓球游戏机,用开关来摸拟球手及裁判,用LED来模拟乒乓球,采用每局十一球赛制,比分由七段显示器显示. 设计思路： 采用按功能分块,将免费下载

  资源简介：乒乓球游戏机实验报告实验人： 大火虎设计课题： 用VHDL设计一个乒乓球游戏机,用开关来摸拟球手及裁判,用LED来模拟乒乓球,采用每局十一球赛制,比分由七段显示器显示. 设计思路： 采用按功能分块,将整个电路分成若干子程序,利用不同的子程序来实现记分，显示，...

  标签： VHDL LED 实验报告 实验

  上传时间： 2015-08-24

  上传用户：gtzj

• 用VHDL设计一个小游戏的例子免费下载

  资源简介：用VHDL设计一个小游戏的例子，适合教学或自学使用

  标签： VHDL 小游戏

  上传时间： 2015-10-29

  上传用户：努力努力再努力

• 用VHDL语句描述4位等值比较器免费下载

  资源简介：用VHDL语句描述4位等值比较器，4选1多路选择器，8位奇偶校验电路功能

  标签： VHDL 比较器

  上传时间： 2014-01-15

  上传用户：FreeSky

• VHDL实现一个4位十进制加法技术器。。。上传源代码免费下载

  资源简介：VHDL实现一个4位十进制加法技术器。。。上传源代码，和大家分享

  标签： VHDL 十进制 加法 源代码

  上传时间： 2013-12-01

  上传用户：chenlong

• 用VHDL语言实现4位乘法器免费下载

  资源简介：用VHDL语言实现4位乘法器，已被测试过，可参考使用

  标签： VHDL 语言 乘法器

  上传时间： 2017-07-09

  上传用户：洛木卓

• 　　（１）设计一个4位十进制的频率计其测量范围1Hz~9.999KHz；6 N3 G8 k( U- @ n* A 　　（２）记数过程结束后免费下载

  资源简介：　　（１）设计一个4位十进制的频率计其测量范围1Hz~9.999KHz；6 N3 G8 k( U- @ n* A 　　（２）记数过程结束后，保存并显示结果；

  标签： 9.999 KHz Hz G8

  上传时间： 2017-08-20

  上传用户：LIKE

• 一﹑指标要求：. A: f5 b G A( d8 n 　　（１）设计一个4位十进制的频率计其测量范围1Hz~9.999KHz；6 N3 G8 k( U- @ n* A 　　（２）记数过程结束免费下载

  资源简介：一﹑指标要求：. A: f5 b G A( d8 n 　　（１）设计一个4位十进制的频率计其测量范围1Hz~9.999KHz；6 N3 G8 k( U- @ n* A 　　（２）记数过程结束后，保存并显示结果；

  标签： 9.999 KHz f5 d8

  上传时间： 2014-01-07

  上传用户：妄想演绎师

• 本设计是用32位的并行全加器的,可以实现浮点运算!免费下载

  资源简介：本设计是用32位的并行全加器的,可以实现浮点运算!

  标签： 并行 全加器 浮点运算

  上传时间： 2014-01-22

  上传用户：WMC_geophy

• 用StateCAD设计一个“串进并出的加法器”状态机免费下载

  资源简介：用StateCAD设计一个“串进并出的加法器”状态机，并使用StateCAD测试激励生成器设计测试激励，验证该状态机，掌握完整的StateCAD设计流程.

  标签： StateCAD 加法器 状态

  上传时间： 2014-01-04

  上传用户：shawvi

• 用VHDL编译的源代码免费下载

  资源简介：用VHDL编译的源代码，4bit加一器，输入一个4位二进制数自动加一，解压后直接用Quartus打开project即可

  标签： VHDL 编译 源代码

  上传时间： 2016-11-26

  上传用户：xzt

• 采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。免费下载

  资源简介：采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道（ch1、ch2、ch3、ch4），每个通道配备100 Bytes的RAM，当存满...

  标签： VHDL 100 MHz

  上传时间： 2013-12-24

  上传用户：zycidjl

• 用VHDL实现一个fir滤波器 设计要求： 1．最小阻带衰减-30db。 2．带内波动小于1db． 3．用MATLIB与MAXPLUS2联合设计与仿真免费下载

  资源简介：用VHDL实现一个fir滤波器 设计要求： 1．最小阻带衰减-30db。 2．带内波动小于1db． 3．用MATLIB与MAXPLUS2联合设计与仿真

  标签： MAXPLUS2 MATLIB VHDL fir

  上传时间： 2013-12-19

  上传用户：llandlu

• 一个关于4CAN卡的硬件程序,用VHDL编写.就是4路CAN总线免费下载

  资源简介：一个关于4CAN卡的硬件程序,用VHDL编写.就是4路CAN总线

  标签： 4CAN VHDL CAN 硬件

  上传时间： 2013-11-29

  上传用户：集美慧

• 实验四 频率计 实验要求：设计一个有效位为4位的十进制的数字频率计。免费下载

  资源简介：实验四 频率计 实验要求：设计一个有效位为4位的十进制的数字频率计。

  标签： 实验 十进制 频率计 数字频率计

  上传时间： 2014-01-14

  上传用户：牛津鞋

• 1、 掌握VHDL的结构以及实例的编程； 2、 学会使用QuartusⅡ平台的开化； 3、 设计一个2位BCD码加法器。免费下载

  资源简介：1、 掌握VHDL的结构以及实例的编程； 2、 学会使用QuartusⅡ平台的开化； 3、 设计一个2位BCD码加法器。

  标签： Quartus VHDL BCD 编程

  上传时间： 2014-01-22

  上传用户：anng

• 4位数据比较器 通过VHDL语言设计出4位数据比较器免费下载

  资源简介：4位数据比较器 通过VHDL语言设计出4位数据比较器，了解EDA对数字电路设计的效率和可靠性有极大地提高

  标签： VHDL 数据 比较器 语言

  上传时间： 2016-08-12

  上传用户：1079836864

• 递增方式在4位数码管上向上计数显示从0000-0001->0002……..9999….0000….0001…. -- 利用CPLD设计了一个4位十进制计数器免费下载

  资源简介：递增方式在4位数码管上向上计数显示从0000-0001->0002……..9999….0000….0001…. -- 利用CPLD设计了一个4位十进制计数器，并用数码管显示当前计数值

  标签： 0000 0001 0002 9999

  上传时间： 2013-12-16

  上传用户：ardager

• 使用状态机设计一个5位序列检测器。从一串二进制码中检测出一个已预置的5位二进制码免费下载

  资源简介：使用状态机设计一个5位序列检测器。从一串二进制码中检测出一个已预置的5位二进制码

  标签： 二进制码 状态 序列 检测器

  上传时间： 2013-12-13

  上传用户：xz85592677

• 本设计是设计了一个4位全加器的内容免费下载

  资源简介：本设计是设计了一个4位全加器的内容，是由4个一位全加器串联而成的

  标签： 全加器

  上传时间： 2017-08-15

  上传用户：水口鸿胜电器

• 本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.免费下载

  资源简介：本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.

  标签： Verilog HDL 程序 全加器

  上传时间： 2013-12-03

  上传用户：moerwang

• 用VHDL设计的一个FIFO存储器免费下载

  资源简介：用VHDL设计的一个FIFO存储器

  标签： VHDL FIFO 存储器

  上传时间： 2017-09-09

  上传用户：stampede

• 采用VHDL语言设计一个4通道的数据采集控制模块.免费下载

  资源简介：采用VHDL语言设计一个4通道的数据采集控制模块.

  标签： VHDL 数据采集

  上传时间： 2022-04-25

  上传用户：nicholas28

• 该源程序是软件测试作业答案。要求： 用脚本设计一个可编程的宏录制工具免费下载

  资源简介：该源程序是软件测试作业答案。要求： 用脚本设计一个可编程的宏录制工具，替代鼠标和键盘的操作，实现对画图程序的测试， 1 、写出宏录制工具的设计文档， 2、编程实现对画图程序中部分菜单功能（不少于4项）的测试以及对部分绘图工具功能（不少于两...

  标签： 源程序 可编程 软件测试 脚本

  上传时间： 2013-12-19

  上传用户：stampede

• 多功能数字钟设计 一、设计任务： （一）主体功能 用HDL设计一个多功能数字钟免费下载

  资源简介：多功能数字钟设计 一、设计任务： （一）主体功能 用HDL设计一个多功能数字钟，包含以下主要功能： 1.计时及校时，时间可以24小时制或12小时制显示 2.日历：显示年月日星期，及设定设定功能 3.跑表：启动/停止/保持显示/清除 4.闹钟：设定闹钟时间，整...

  标签： HDL 多功能 数字钟设计 数字

  上传时间： 2013-12-31

  上传用户：songrui

• 这是一个4位全加器免费下载

  资源简介：这是一个4位全加器，用一个1位半价做的一位全加，然后做成的四位半加。

  标签： 全加器

  上传时间： 2016-04-30

  上传用户：上善若水

• 用VHDL描述一个让6个数码管同时显示的控制器免费下载

  资源简介：用VHDL描述一个让6个数码管同时显示的控制器，同时显示0、1、2、3、4、5这6个不同的数字图形到6个数码管上，输入时钟调节频率，使得能够观察到稳定显示的6个数字。可异步复位

  标签： VHDL 数码管 控制器

  上传时间： 2014-11-03

  上传用户：gaojiao1999