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本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.
汇编语言
2 K
127 次下载
2013-12-03
资源详细信息
文件格式
RAR
文件大小
2 K
资源分类
汇编语言
上传者
bling
发布时间
2013-12-03 09:47
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本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述. - 资源详细说明
本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.
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