myadder.v

来自「本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言」· Verilog 代码 · 共 8 行

module myadder(a,b,c,d,carry_in,sum,carry_out);
input a,b,c,d,carry_in;
output sum,carry_out;
wire a,b,carry_in;
wire sum,carry_out;
assign {carry_out,sum}=a+b+c+d+carry_in;
endmodule