欢迎来到虫虫开发者社区 — 百万工程师技术资源
关于我们
网站地图
登录
注册
虫
虫虫开发者社区
首页
资源下载
资源专辑
热门软件
精品资源
电子书
上传资源
首页
›
资源下载
›
VHDL/FPGA/Verilog
›
1位全加器的vhdl设计 通过两个半加起实现
1位全加器的vhdl设计 通过两个半加起实现
VHDL/FPGA/Verilog
110 K
103 次下载
2017-01-12
资源详细信息
文件格式
RAR
文件大小
110 K
资源分类
VHDL/FPGA/Verilog
上传者
jaysdy1117
发布时间
2017-01-12 00:35
下载统计
103
次
所需积分
2 积分
1位全加器的vhdl设计 通过两个半加起实现 - 资源详细说明
1位全加器的vhdl设计 通过两个半加起实现
1位全加器的vhdl设计 通过两个半加起实现 - 源码文件列表
本资源包含 1 个源码文件
支持在线预览,点击文件名即可查看
1
1.doc
查看源码
温馨提示:
点击文件名或"查看源码"按钮可在线浏览源代码,支持语法高亮显示。
立即下载 1位全加器的vhdl设计 通过两个半加起实现
立即下载
提示:下载后请用压缩软件解压,推荐使用 WinRAR 或 7-Zip
下载说明与使用指南
下载说明
本资源需消耗
2积分
24小时内重复下载不扣分
支持断点续传功能
资源永久有效可用
使用说明
下载后使用解压软件解压
推荐使用 WinRAR 或 7-Zip
如有密码请查看资源说明
解压后即可正常使用
积分获取方式
上传优质资源获得积分
每日签到免费领取积分
邀请好友注册获得奖励
查看详情 →
相关技术标签
点击标签浏览更多相关VHDL/FPGA/Verilog资源:
#VHDL
#全加器
#数字电路
相关VHDL/FPGA/Verilog资源推荐
1
1位
全加器
的
VHDL
设计 通过两个半加起实现
1位全加器的VHDL设计 通过两个半加起实现...
2017-01-12
103 次
1158 浏览
2
通过
VHDL
实现4位
全加器
通过VHDL实现4位全加器,8位全加器,和8位通用寄存器的设计...
2014-01-11
187 次
1076 浏览
3
VHDL
实现四位
全加器
VHDL实现四位全加器,适合初学者,源程序下载...
2013-12-30
87 次
1078 浏览
4
通过两个4位加法器级联实验以个八位加法器。
通过两个4位加法器级联实验以个八位加法器。...
2013-12-19
62 次
1086 浏览
5
用
VHDL
语言采用串行方法实现用1位
全加器
实现4位
全加器
用VHDL语言采用串行方法实现用1位全加器实现4位全加器...
2016-05-27
86 次
1259 浏览
6
半加器 或门 1位二进制
全加器
顶层设计描述
半加器 或门 1位二进制全加器顶层设计描述...
2014-01-03
104 次
1177 浏览
7
利用两个半加器来组成的
全加器
利用两个半加器来组成的全加器,是简单的VHDL语言入门...
2017-06-09
60 次
1314 浏览
8
四位
全加器
的
VHDL
与VerilogHDL实现
能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或:只考虑两个一位二进制数的相加,而不考虑来自低位进位数的运算电路,称为半加器。图1为半加器的方框图。图2为半加器原理图。其中:A、B分...
2025-04-01
10 次
2513 浏览
9
用
VHDL
编的两位BCD加法器用
VHDL
编的两位BCD加法器
用VHDL编的两位BCD加法器用VHDL编的两位BCD加法器...
2016-07-12
152 次
1076 浏览
10
用
VHDL
设计一个4位二进制并行半加器
用VHDL设计一个4位二进制并行半加器,要求将被加数、加数和加法运算和用动态扫描的方式共阴数码管一同时显示出...
2014-11-24
168 次
1425 浏览
用户登录
登录后可下载更多技术资源
×
加载中...
加载登录表单中...
用户注册
送10积分
加入工程师资源平台
×
加载中...
加载注册表单中...
找回密码
通过邮箱重置您的账号密码
×
加载中...
加载表单中...
需要登录
登录后即可使用更多功能
×
新用户注册即送10积分,可用于下载资源
👋
退出登录
确认要退出当前账号吗?
×
退出后需要重新登录才能下载资源