通过VHDL实现4位全加器，8位全加器，和8位通用寄存器的设计
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onebitadder.fit.summary
413 B
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2
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onebitadder.qsf
2 KB
包内组件
3
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fourbitadder.map.summary
324 B
包内组件
4
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onebitadder.pof
128.2 KB
包内组件
5
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onebitadder.flow.rpt
3.9 KB
包内组件
6
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onebitadder.qpf
907 B
包内组件
7
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fourbitadder.qws
1.3 KB
包内组件
8
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fourbitadder.done
26 B
包内组件
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fourbitadder.tan.rpt
8.1 KB
包内组件
10
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onebitadder.tan.summary
709 B
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onebitadder.dpf
239 B
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fourbitadder.flow.rpt
4 KB
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