fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器
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4位全加器原码,包括仿真码和4位计数器码。...
由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程....
本文件包是在MAX+plus II 软件环境下实现全加器的逻辑功能...
2级流水线实现的8位全加器的VHDL代码,适用于altera系列的FPGA/CPLD...