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VHDL/FPGA/Verilog
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这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表
这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器
VHDL/FPGA/Verilog
84 K
154 次下载
2017-01-19
资源详细信息
文件格式
RAR
文件大小
84 K
资源分类
VHDL/FPGA/Verilog
上传者
wylyyzjz
发布时间
2017-01-19 20:54
下载统计
154
次
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2 积分
这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器 - 资源详细说明
这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器,通过独特的3次映射一位全加器的方法从而实现七人表决器的功能,与网络上任何其他的七人表决器源码决无雷同。
这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器 - 源码文件列表
本资源包含 73 个源码文件
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1
seven.pof
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2
adder.rpt
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3
or2a.rpt
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4
f_adder(1).cnf
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5
seven(8).cnf
查看源码
6
f_adder.pof
查看源码
7
f_adder.ndb
查看源码
8
adder.ndb
查看源码
9
or2a.mmf
查看源码
10
u9948873.dls
查看源码
11
u4954417.dls
查看源码
12
u7277996.dls
查看源码
13
adder.fit
查看源码
14
seven.acf
查看源码
15
f_adder.sym
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