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VHDL/FPGA/Verilog
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这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的
这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器
VHDL/FPGA/Verilog
28 K
52 次下载
2017-01-19
资源详细信息
文件格式
RAR
文件大小
28 K
资源分类
VHDL/FPGA/Verilog
上传者
chen41896
发布时间
2017-01-19 20:59
下载统计
52
次
所需积分
2 积分
这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器 - 资源详细说明
这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器,通过两个并行进程对输入信号CLK进行8分频,占空比为1:7
这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器 - 源码文件列表
本资源包含 24 个源码文件
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1
u8629063.dls
查看源码
2
clk_div.acf
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3
clk_div(3).cnf
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4
lib.dls
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5
clk_div(1).cnf
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6
clk_div.pin
查看源码
7
clk_div.snf
查看源码
8
clk_div.ndb
查看源码
9
u0392087.dls
查看源码
10
clk_div.scf
查看源码
11
clk_div.hif
查看源码
12
clk_div(4).cnf
查看源码
13
clk_div(2).cnf
查看源码
14
clk_div.ttf
查看源码
15
clk_div.rpt
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