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8*8乘法器及其测试:采用booth编码的乘法器:1. ul
8*8乘法器及其测试:采用booth编码的乘法器:1. ultipler_quick_add_4 即4位的并行全加器
VHDL/FPGA/Verilog
11 K
82 次下载
2016-07-12
资源详细信息
文件格式
RAR
文件大小
11 K
资源分类
VHDL/FPGA/Verilog
上传者
afaslgo
发布时间
2016-07-12 10:45
下载统计
82
次
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2 积分
8*8乘法器及其测试:采用booth编码的乘法器:1. ultipler_quick_add_4 即4位的并行全加器 - 资源详细说明
8*8乘法器及其测试:采用booth编码的乘法器:1. ultipler_quick_add_4 即4位的并行全加器,在这里主要起了两个作用:第一个是在求部分积单元时,当编码为3x时用来输出部分积;另外一个是在将部分积加起来时,求3到6位时所用到。 2. ultiplier_quick_add_5 即5位的并行全加器,这里用来分别计算积的7到11位和12到16位。 3. ultiplier_unit_4 这个模块是用来实现部分积的,每一个模块实现一个部分积的4位,因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4.Multiplier_full_add 这是一位的全加器,在实现部分积相加的时候,通过全加器的阵列来实现的。
8*8乘法器及其测试:采用booth编码的乘法器:1. ultipler_quick_add_4 即4位的并行全加器 - 源码文件列表
本资源包含 12 个源码文件
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1
multiplier_unit_bak.v
查看源码
2
test_multiplier_unit.v
查看源码
3
test_multiplier_patial_product.v
查看源码
4
test_multiplier_top.v
查看源码
5
multiplier_quick_add_4.v
查看源码
6
multiplier_top.v
查看源码
7
multiplier_patial_product_bak.v
查看源码
8
multiplier_top_bak.v
查看源码
9
multiplier_quick_add_5.v
查看源码
10
multiplier_patial_product.v
查看源码
11
test_multiplier_full_add.v
查看源码
12
multiplier_unit.v
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