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本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog HDL 语言进行编程。

VHDL/FPGA/Verilog 5 K 183 次下载 2013-12-27

资源详细信息

文件格式

RAR

文件大小

5 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2013-12-27 10:26

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183 次

所需积分

2 积分

本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog HDL 语言进行编程。 - 资源详细说明

本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog HDL 语言进行编程。

本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog HDL 语言进行编程。 - 源码文件列表

本资源包含 9 个源码文件支持在线预览，点击文件名即可查看

1

pcr.v

2

ts_generator.v

3

correction_out.v

4

counter.v

5

delay.v

6

top.v

7

correction.v

8

clock_pr.v

9

check.v

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#VerilogHDL #传输流 #节目时钟