counter.v

来自「本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog HD」· Verilog 代码 · 共 43 行

//计数器
module counter(clk_27,clk_90,pcr_33_1,pcr_33_2,pcr_9);
input clk_27;
input clk_90;
output[16:0] pcr_33_1;//低
output[15:0] pcr_33_2;//高
output[8:0] pcr_9;

reg[16:0]  pcr_33_1;
reg[15:0]  pcr_33_2;
reg[8:0]  pcr_9;
  
always@(posedge clk_27)
begin
   if((pcr_33_1[16:0]==17'h1ff)&(pcr_33_2[15:0]==16'hff))
        begin
         pcr_33_1=0;
         pcr_33_2=0;
        end
   else
       begin
        if(pcr_33_1[16:0]==17'hff)  
            begin
                 pcr_33_1=0; pcr_33_2=pcr_33_2+1;
            end
        else
            begin
            pcr_33_1=pcr_33_1+1;
            end
       end
end

always@(posedge clk_90)
begin
  if(pcr_9[8:0]==9'b111111111)
        pcr_9=0;
   else
        pcr_9=pcr_9+1;
end

endmodule