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用VHDL编写的数字时钟,可变宽度脉冲产生器

VHDL/FPGA/Verilog 10 K 109 次下载 2014-12-02

资源详细信息

文件格式

RAR

文件大小

10 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2014-12-02 06:53

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109 次

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2 积分

用VHDL编写的数字时钟,可变宽度脉冲产生器 - 资源详细说明

用VHDL编写的数字时钟,可变宽度脉冲产生器

用VHDL编写的数字时钟,可变宽度脉冲产生器 - 源码文件列表

本资源包含 19 个源码文件支持在线预览，点击文件名即可查看

1

clkf.vhd

2

counters.vhd

3

reginf.vhd

4

condsig.vhd

5

selsig.vhd

6

condsigm.vhd

7

proc.vhd

8

test.vhd

9

adder_1.vhd

10

simpsig.vhd

11

selsigen.vhd

12

adder.vhd

13

reg12.vhd

14

clock.vhd

15

reg24.vhd

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