💻 用VHDL编写的数字时钟,可变宽度脉冲产生器 - 源码文件列表

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源码文件总数： 19 个
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序号
文件名
文件大小
操作
1
📄 clkf.vhd
287 B
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2
📄 counters.vhd
5.55 KB
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3
📄 reginf.vhd
1.82 KB
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4
📄 condsig.vhd
325 B
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5
📄 selsig.vhd
420 B
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6
📄 condsigm.vhd
494 B
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7
📄 proc.vhd
591 B
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8
📄 test.vhd
429 B
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9
📄 adder_1.vhd
517 B
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10
📄 simpsig.vhd
281 B
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11
📄 selsigen.vhd
563 B
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12
📄 adder.vhd
566 B
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13
📄 reg12.vhd
354 B
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14
📄 clock.vhd
1.47 KB
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15
📄 reg24.vhd
698 B
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16
📄 statmach.vhd
669 B
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17
📄 reg24lpm.vhd
658 B
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18
📄 ram256x8.vhd
1016 B
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19
📄 compinst.vhd
653 B
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