欢迎来到虫虫开发者社区 — 百万工程师技术资源
关于我们
网站地图
登录
注册
虫
虫虫开发者社区
首页
资源下载
资源专辑
热门软件
精品资源
电子书
上传资源
首页
›
资源下载
›
VHDL/FPGA/Verilog
›
用Verilog HDL编写的秒表设计
用Verilog HDL编写的秒表设计
VHDL/FPGA/Verilog
7 K
106 次下载
2017-07-09
资源详细信息
文件格式
RAR
文件大小
7 K
资源分类
VHDL/FPGA/Verilog
上传者
cq745
发布时间
2017-07-09 20:31
下载统计
106
次
所需积分
2 积分
用Verilog HDL编写的秒表设计 - 资源详细说明
用Verilog HDL编写的秒表设计,可以实现百分之一秒,十分之一秒,秒,十秒等功能。
用Verilog HDL编写的秒表设计 - 源码文件列表
本资源包含 8 个源码文件
支持在线预览,点击文件名即可查看
1
lpm_counter0.v
查看源码
2
lpm_counter0_bb.v
查看源码
3
bin_27_seg.v
查看源码
4
fenpin_100hz.v
查看源码
5
fenpin_256.v
查看源码
6
js.v
查看源码
7
dtsmg.v
查看源码
8
mb.bdf
查看源码
温馨提示:
点击文件名或"查看源码"按钮可在线浏览源代码,支持语法高亮显示。
立即下载 用Verilog HDL编写的秒表设计
立即下载
提示:下载后请用压缩软件解压,推荐使用 WinRAR 或 7-Zip
下载说明与使用指南
下载说明
本资源需消耗
2积分
24小时内重复下载不扣分
支持断点续传功能
资源永久有效可用
使用说明
下载后使用解压软件解压
推荐使用 WinRAR 或 7-Zip
如有密码请查看资源说明
解压后即可正常使用
积分获取方式
上传优质资源获得积分
每日签到免费领取积分
邀请好友注册获得奖励
查看详情 →
相关技术标签
点击标签浏览更多相关VHDL/FPGA/Verilog资源:
#Verilog HDL
#Stopwatch
#FPGA Design
相关VHDL/FPGA/Verilog资源推荐
1
用
Verilog HDL
编写的秒表设计
用Verilog HDL编写的秒表设计,可以实现百分之一秒,十分之一秒,秒,十秒等功能。...
2017-07-09
106 次
1075 浏览
2
Verilog HDL
语言编写的数字秒表
Verilog HDL语言编写的数字秒表,仿真已经通过,可供参考...
2013-12-19
181 次
1034 浏览
3
用VERILOG实现的秒表 用VERILOG实现的秒表
用VERILOG实现的秒表 用VERILOG实现的秒表...
2016-07-30
97 次
1058 浏览
4
Verilog HDL
编写的PWM
Verilog HDL 编写的PWM,是初学CPLD者入门Z资源,epm7128stc100-10...
2013-08-30
41 次
1082 浏览
5
Verilog HDL
编写的PWM
Verilog HDL 编写的PWM,是初学CPLD者入门Z资源,epm7128stc100-10...
2015-09-05
82 次
1057 浏览
6
采用
Verilog HDL
设计
采用Verilog HDL设计,在Altera EP1S10S780C6开发板上实现 选取6MHz为基准频率,演奏的是梁祝乐曲...
2015-04-11
89 次
1080 浏览
7
Verilog HDL
编写的ADRAM core
经过测试可用,大家可以试试,挺好用的,啦啦啦啦啦...
2015-08-14
1 次
42 浏览
8
Verilog HDL
设计
完整的设计资料,可以使你从软件的设计方面更加的了解硬件描述语言的架构及其设计层次...
2023-12-16
9 次
2361 浏览
9
用verilog实现了一个数字秒表的设计
用verilog实现了一个数字秒表的设计...
2015-11-15
71 次
1228 浏览
10
用
Verilog HDL
编写的一些例程
用Verilog HDL编写的一些例程,包括加法器/减法器等等,例子较多就不一一列举了...
2013-12-20
116 次
1058 浏览
用户登录
登录后可下载更多技术资源
×
加载中...
加载登录表单中...
用户注册
送10积分
加入工程师资源平台
×
加载中...
加载注册表单中...
找回密码
通过邮箱重置您的账号密码
×
加载中...
加载表单中...
需要登录
登录后即可使用更多功能
×
新用户注册即送10积分,可用于下载资源
👋
退出登录
确认要退出当前账号吗?
×
退出后需要重新登录才能下载资源