js.v

用Verilog HDL编写的秒表设计

module js(js_clk,ena,rst,dataout);
	input js_clk,ena,rst;
	output [15:0] dataout;
	
	reg [15:0] dataout;
	
	always@(posedge js_clk)
		begin 
			if(!rst||dataout[15:12]==7)dataout<=0;
				else if(ena)
				begin
					if(js_clk==10)
						begin dataout[3:0]<=0;
							if(dataout[7:4]==10)
								begin dataout[7:4]<=0;
									if(dataout[11:8]==10)
										begin 
											dataout[11:8]<=0;
											dataout[15:12]<=dataout[15:12]+1;
										end
									else dataout[11:8]<=dataout[11:8]+1;
								end
							else dataout[7:4]<=dataout[7:4]+1;
						end
					else dataout[3:0]<=dataout[3:0]+1;
				end
		end
endmodule