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资源详细信息
采用Verilog HDL设计 - 资源详细说明
采用Verilog HDL设计，在Altera EP1S10S780C6开发板上实现
选取6MHz为基准频率，演奏的是梁祝乐曲
采用Verilog HDL设计 - 源码文件列表
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