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用verilog hdl编写的一些例程

VHDL/FPGA/Verilog 5 K 116 次下载 2013-12-20

资源详细信息

文件格式

RAR

文件大小

5 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2013-12-20 13:49

下载统计

116 次

所需积分

2 积分

用verilog hdl编写的一些例程 - 资源详细说明

用verilog hdl编写的一些例程，包括加法器/减法器等等，例子较多就不一一列举了

用verilog hdl编写的一些例程 - 源码文件列表

本资源包含 20 个源码文件支持在线预览，点击文件名即可查看

1

full_add5.v

2

count4.v

3

add4_1.v

4

full_add2.v

5

mux4_1c.v

6

half_add2.v

7

half_add1.v

8

full_add1.v

9

add4_3.v

10

mux2_1c.v

11

mux4_1d.v

12

mux2_1b.v

13

half_add4.v

14

half_add3.v

15

full_add4.v

查看完整源码列表 (共 20 个文件) →

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