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应用vhdl语言进行加法器的设计
应用vhdl语言进行加法器的设计
VHDL/FPGA/Verilog
4 K
98 次下载
2015-11-11
资源详细信息
文件格式
RAR
文件大小
4 K
资源分类
VHDL/FPGA/Verilog
上传者
zhaobaoru
发布时间
2015-11-11 10:36
下载统计
98
次
所需积分
2 积分
应用vhdl语言进行加法器的设计 - 资源详细说明
应用vhdl语言进行加法器的设计,比较器的设计,随着vhdl语言的应用越来越广泛,其重要性也更加明确。希望对大家有所帮助。
应用vhdl语言进行加法器的设计 - 源码文件列表
本资源包含 6 个源码文件
支持在线预览,点击文件名即可查看
1
duanmaiwei.gdf
查看源码
2
changmaiwei.vhd
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3
pulsef.vhd
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4
bijiaoqi.vhd
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5
fenpin.vhd
查看源码
6
jiafaqi.vhd
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