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用VHDL语言实现数显时钟
用VHDL语言实现数显时钟
VHDL/FPGA/Verilog
4 K
78 次下载
2013-12-25
资源详细信息
文件格式
RAR
文件大小
4 K
资源分类
VHDL/FPGA/Verilog
上传者
weizik
发布时间
2013-12-25 21:13
下载统计
78
次
所需积分
2 积分
用VHDL语言实现数显时钟 - 资源详细说明
用VHDL语言实现数显时钟,devid200.vhd为分频模块,scan.vhd为LED扫描模块,timecount.vhd为计数模块
用VHDL语言实现数显时钟 - 源码文件列表
本资源包含 7 个源码文件
支持在线预览,点击文件名即可查看
1
mux61.vhd
查看源码
2
test.vhd
查看源码
3
scan.vhd
查看源码
4
timecount.vhd
查看源码
5
clock.qpf
查看源码
6
devid200.vhd
查看源码
7
trans4to8.vhd
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