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VHDL/FPGA/Verilog
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使用该VHDL在仿真软件中实现RSC(递归系统卷积)码的编码
使用该VHDL在仿真软件中实现RSC(递归系统卷积)码的编码以及解码硬件仿真
VHDL/FPGA/Verilog
7 K
82 次下载
2013-12-16
资源详细信息
文件格式
RAR
文件大小
7 K
资源分类
VHDL/FPGA/Verilog
上传者
zhuxiaobei123
发布时间
2013-12-16 23:53
下载统计
82
次
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2 积分
使用该VHDL在仿真软件中实现RSC(递归系统卷积)码的编码以及解码硬件仿真 - 资源详细说明
使用该VHDL在仿真软件中实现RSC(递归系统卷积)码的编码以及解码硬件仿真
使用该VHDL在仿真软件中实现RSC(递归系统卷积)码的编码以及解码硬件仿真 - 源码文件列表
本资源包含 12 个源码文件
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1
rom_chip1.vhd
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2
maxout.vhd
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3
suber.vhd
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4
maxstartxt.vhd
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5
add9.vhd
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6
compare4to2.vhd
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7
add1.vhd
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8
log_map_chip2.vhd
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9
ram_chip2.vhd
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10
control.vhd
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11
ksubabs.vhd
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12
fifo3_inst.vhd
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