add1.vhd

来自「使用该VHDL在仿真软件中实现RSC(递归系统卷积)码的编码以及解码硬件仿真」· VHDL 代码 · 共 6 行

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
USE IEEE.STD_LOGIC_ARITH.ALL;