fifo3_inst.vhd
来自「使用该VHDL在仿真软件中实现RSC(递归系统卷积)码的编码以及解码硬件仿真」· VHDL 代码 · 共 10 行
VHD
10 行
fifo3_inst : fifo3 PORT MAP(
data => data_sig,
wrreq => wrreq_sig,
rdreq => rdreq_sig,
clock => clock_sig,
aclr => aclr_sig,
q => q_sig,
full => full_sig
);
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