代码搜索结果
找到约 10,000 项符合
V 的代码
ledrun.v
module LEDRun (reset,gclk,cpusel,cpurd,cpuwr,addr,indata,outdata,leddata);
input reset;
input [11:0]addr;
input [7:0]indata;
input gclk;
input cpusel;
input cpurd;
input cpuwr;
output [7:0
top.v
module top (
addra,
addrb,
clka,
clkb,
dina,
dinb,
douta,
doutb,
wea,
web);
input [3 : 0] addra;
input [3 : 0] addrb;
input clka;
input clkb;
input [15 : 0] dina;
input
alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
we.v
/*产生写FIFO信号,在默认情况下，一帧数据是640*480大小，并且分两场传输，奇场和偶场*/
module we(reset,pclk,hsync,vsync,wrst,wclk,we_s,int1r,yi,uvi,yo,uvo,GPIO3,rrst);
input reset,pclk,hsync,vsync,GPIO3,rrst;
input[7:0] yi,uvi;
o
module_a.v
module module_a ( CLK_TOP, B2A_IN, TOP2A_IN, C2A_IN, MODA_DATA,
MODA_CLK, MODA_OUT, A2B_OUT, A2TOP_OBUFT_I_OUT, A2C_OUT);
input CLK_TOP ;
input B2A_IN ;
input TOP2A_IN ;
input C2A_IN ;
top.v
module top (ipad_dll_clk_in, dll_rst,
top2a_c, top2b,
obuft_out, mod_c_out,
moda_data, moda_clk_pad, moda_out,
modb_data, modb_clk_pad, modb_out,
modc_data, modc_clk_pad, modc
module_a.v
module module_a ( CLK_TOP, B2A_IN, TOP2A_IN, C2A_IN, MODA_DATA,
MODA_CLK, MODA_OUT, A2B_OUT, A2TOP_OBUFT_I_OUT, A2C_OUT);
input CLK_TOP ;
input B2A_IN ;
input TOP2A_IN ;
input C2A_IN ;
top.v
module top (ipad_dll_clk_in, dll_rst,
top2a_c, top2b,
obuft_out, mod_c_out,
moda_data, moda_clk_pad, moda_out,
modb_data, modb_clk_pad, modb_out,
modc_data, modc_clk_pad, modc
tenths.v
/*******************************************************************************
* This file is owned and controlled by Xilinx and must be used *
* solely for design, simulation,