top.v

来自「FPGA-CPLD_DesignTool,事例程序1-2」· Verilog 代码 · 共 41 行

module top (
	addra,
	addrb,
	clka,
	clkb,
	dina,
	dinb,
	douta,
	doutb,
	wea,
	web);  

input [3 : 0] addra;
input [3 : 0] addrb;
input clka;
input clkb;
input [15 : 0] dina;
input [15 : 0] dinb;
output [15 : 0] douta;
output [15 : 0] doutb;
input wea;
input web;

dpram_core dpram_inst (
	.addra(addra),
	.addrb(addrb),
	.clka(clka),
	.clkb(clkb),
	.dina(dina),
	.dinb(dinb),
	.douta(douta),
	.doutb(doutb),
	.wea(wea),
	.web(web));



endmodule