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V 的代码
top.v
module top(
cpld_cs,
address,
clk_i,
wr_n,
rd_n,
mcu_data,
mcu_int0_o,
reset_n,
row,
col
);
input reset_n;
input cpld_cs;
input address;
input clk_i;
input wr_n;
input rd_n;
inout [7
top.v
module mcu(
cpld_cs,
address,
clk_mcu,
clk_i,
wr_n,
rd_n,
mcu_data,
mcu_int0_o,
beep,
reset_n,
row,
col
);
input reset_n;
input cpld_cs;
input address;
input clk_mcu;
input clk_i;
i
timescale.v
//////////////////////////////////////////////////////////////////////
//// ////
//// timescale.v
phasedethd.v
//------------------------------------------------------------------------------
// Copyright (c) 2004 Xilinx, Inc.
// All Rights Reserved
//-----------------------------------------------------
fft.v
module butterfly(out1_re,out1_im,out2_re,out2_im,in1_re,in1_im,in2_re,in2_im,clk);
output[7:0] out1_re,out1_im,out2_re,out2_im;
input[7:0] in1_re,in1_im,in2_re,in2_im;
input clk;
reg[7:0] out1_re,
alu.v
//**************************************************
//** Revision : 0.1
//** File name : ALU.v
//** Module name : ALU
//** Discription : 本文件描述了算术逻辑部件，此部件有功能
//** Simulator : Max+plus
rom.v
//**************************************************
//** Revision : 0.1
//** File name : rom.v
//** Module name : rom
//** Discription : 8-bit*16 ROM
//** Simulator : Quartus II 5.1
datapath.v
//**************************************************
//** Revision : 0.1
//** File name : datapath.v
//** Module name : datapath
//** Discription : The datapath of the Taocore
//** Simul
cu.v
//**************************************************
//** Revision : 0.2
//** File name : CU.v
//** Module name : CU
//** Discription : This is the Taocore's Control Unit
//** Simulator
io.v
//**************************************************
//** Revision : 0.1
//** File name : IO.v
//** Module name : IO
//** Discription : A general IO port
//** Simulator : Quartus II 5