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V 的代码
register.v
//?????
//---------------------------------------------------------------
module register(opc_iraddr,data,ena,clk1,rst);
output [15:0] opc_iraddr;
input [7:0] data;
input ena, clk1, rst;
reg [15
cputop.v
//------------------------------------------- cputop.v ????? -----------------------------------------------------
/***********************************************************************
*** ?????
magnitude.v
// Copyright (C) 1991-2002 Altera Corporation
// Any megafunction design, and related netlist (encrypted or decrypted),
// support information, device programming or simulation file, and any
cacodegen.v
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 20:59:59 01/18/2006
// Design Name:
/
acc.v
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 22:26:15 01/19/2006
// Design Name:
/
key.v
module key(
reset_n, //复位信号
clk, //时钟信号
key_o, //键盘输出
row, //行输入
col //列输出
);
input reset_n;
input clk;
output[15:0]key_o; //输出寄存器
reg [15:0] key_o;
output
mcu.v
/*单片机与FPGA端口定义
AD0------P142 A15----------P27
AD1------P141 A14----------P26
AD2------P143 A13----------P11
AD3------P1 A12----------P6
AD4------P2 A11
key.v
/*扫描原理：column作为列线为输入线，row作为行线为输出线
当无键按下时候，所有的列线被置为高电平，当有键按下时候，对应的列线就
为低电平，即row！=1111，证明有键按下，然后去抖动，然后让行线依次为0
进行扫描以确定按键的位置。
*/
//module key1(clk1,rst1,column1,sc
key.v
/*扫描原理：column作为列线为输入线，row作为行线为输出线
当无键按下时候，所有的列线被置为高电平，当有键按下时候，对应的列线就
为低电平，即row！=1111，证明有键按下，然后去抖动，然后让行线依次为0
进行扫描以确定按键的位置。
*/
//module key1(clk1,rst1,column1,sc
key.v
module key(
reset_n, //复位信号
clk, //时钟信号
key_o, //键盘输出
row, //行输入
col //列输出
);
input reset_n;
input clk;
output[15:0]key_o; //输出寄存器
reg [15:0] key_o;
output