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V 的代码
muxh.v
module muxh(reset,clk2,n,hin,hout); //h(i)输出的mux模块
input reset,clk2;
input [3:0] n;
input[63:0] hin; //输入为在一组寄存器中的数据
output[7:0] hout; //输出为h(i)
reg [7:0] hout;
always@(negedge clk2 or nege
top.v
module top(clk1,clk2,reset,xin,hin,yout);
input clk1,clk2,reset;
input[7:0] xin;
input[63:0] hin;
output[15:0] yout;
wire [127:0] x1;
wire [7:0] x2,x3;
wire [8:0] x4;
wire [15:0] P1,P2,P3,yout;
wire [
wallance.v
module wallance(part1,part2,part3,part4,temp,P); //wallance树模块
input [9:0] part1,part2,part3,part4; //产生的部分积
input [7:0] temp; //产生的进位信号
output [15:0] P; //输出的乘积
wire [15:0] c1;
wire [14:0]
ffd.v
module FFD(reset,clk2,n,P3,P2);
input reset,clk2;
input [15:0] P3;
input [3:0] n;
output[15:0] P2;
reg[15:0] P2;
always@(negedge clk2 or negedge reset)
begin
if(!reset) P2=0;
else
mainctrl.v
module mainctrl( clk, PhaseM,Div,phase,cs,fc,clk_kb);
input clk;
input[10:0] PhaseM;
input[4:0] Div;
output cs,clk_kb,fc;
output[7:0] phase;
reg[4:0] devider;
reg[15:0] counter;
reg[3:0]
myctrl.v
module mainctrl( clk, phase,cs);
input clk;
output cs;
output[7:0] phase;
reg[13:0] counter;
always @(posedge clk)
begin
counter=counter+1;
end
assign phase=counter[13:6];
assign
modsel.v
module ModSel (da1, da2, da3, ModSel,da_out);
input[7:0] da1,da2,da3;
input[1:0] ModSel;
output[7:0] da_out;
reg[7:0] da_out;
always
begin
case (ModSel)
0:
begin
mytest.v
module mainctrl( clk, phase,cs);
input clk;
output cs;
output[7:0] phase;
reg[13:0] counter;
always @(posedge clk)
begin
counter=counter+1;
end
assign phase=counter[13:6];
assign
cmdctrl.v
module CmdCtrl( DC,PCS,Mh,Mdata,Mout,Cmdout,Div);
input Mh,DC,PCS;
input[7:0] Mdata;
output[10:0] Mout;
output[1:0] Cmdout;
output[4:0] Div;
reg[10:0] M;
reg[1:0] Cmdout;
re
clkgen.v
module clkgen(clk,reset,clk1,clk2,clk3,clk4);
input clk,reset;
output clk1,clk2,clk3,clk4;
reg clk1,clk2,clk3,clk4;
reg [2:0] state;//状态寄存器
parameter idle=3'b000,