muxh.v

Verilog 编写的fir滤波器

module muxh(reset,clk2,n,hin,hout);  //h(i)输出的mux模块
input reset,clk2; 
input [3:0] n;
input[63:0] hin;   //输入为在一组寄存器中的数据
output[7:0] hout;  //输出为h(i)
reg [7:0] hout;     
 always@(negedge clk2 or negedge reset)   //当n=i时输出h(i)
   if(!reset) hout=0;
   else
     begin
        case(n)
           0:   hout=hin[7:0];
           1:   hout=hin[15:8];
           2:   hout=hin[23:16];
           3:   hout=hin[31:24];
           4:   hout=hin[39:32];
           5:   hout=hin[47:40];
           6:   hout=hin[55:48];
           default:  hout=hin[63:56];
    endcase
     end
endmodule