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锁相环(PLL: Phase-locked loops)是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”
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基于CPLD的DDS与PLL信号源的设计
摘 要: 描述了直接数字频率合成 ( DDS)及锁相频率合成 ( PLL)的原理和特点, 给出了一种利用 A ltera的 CPLD 器件 ( EP M 570)设计 DDS与 PLL信号源的方法...