PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF
资源简介：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF
上传时间： 2014-06-09
上传用户：daguda
资源简介：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致,...
上传时间： 2013-12-31
上传用户：hphh
资源简介：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF
上传时间： 2017-07-24
上传用户：璇珠官人
资源简介：该程序实现的功能是数字锁相环的设计。源代码可以直接进行仿真试验◎
上传时间： 2016-08-12
上传用户：璇珠官人
资源简介：数字锁相环设计，深入了解锁相环设计，对于想要了解锁相环内部机理的朋友是很有帮助的
上传时间： 2017-04-08
上传用户：784533221
资源简介：基于FPGA的全数字锁相环设计,内有设计过程和设计思想
上传时间： 2013-08-13
上传用户：fqscfqj
资源简介：数字锁相环DPLL源程序，用cpld编写，展开后文件比较多，大家请耐心使用。谢谢，多多支持
上传时间： 2013-12-20
上传用户：zl5712176
资源简介：一种改进的全数字锁相环设计 一种改进的全数字锁相环设计
上传时间： 2013-12-24
上传用户：stampede
资源简介：用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。
上传时间： 2016-05-23
上传用户：stewart·
资源简介：收集的数字锁相环设计相关文章多篇.主要采用VHDL语言进行设计.
上传时间： 2014-12-07
上传用户：kytqcool
资源简介：基于FPGA的全数字锁相环设计,内有设计过程和设计思想
上传时间： 2017-02-11
上传用户：evil
资源简介：在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时...
上传时间： 2013-07-06
上传用户：LouieWu
资源简介：国外一篇很好的数字锁相环（PLL）设计文档（解压后PLL.pdf），不可不看呦！
上传时间： 2016-08-10
上传用户：dengzb84
资源简介：1、数字锁相环的单片机代码。 2、单片机与数字锁相环MC145152的应用系统的设计与实现。
上传时间： 2016-11-26
上传用户：410805624
资源简介：数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。
上传时间： 2013-12-18
上传用户：libenshu01
资源简介：基于LabVIEWFPGA的三相锁相环设计与实现摘要：针对传统 ＦＰＧＡ 模式开发的锁相环在实时人机交互方面的不足，设 计 了 基 于 ＬａｂＶＩＥＷ ＦＰＧＡ 技术的三相锁相环；方 案 以 ｓｂＲＩＯ－９６３１模块为硬件平台，利用 ＬａｂＶＩＥＷ 编程控制 ＦＰ...
上传时间： 2022-02-18
上传用户：XuVshu
资源简介：该文档为基于DSP Builder的带宽自适应全数字锁相环的设计与实现总结文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
上传时间： 2022-05-01
上传用户：
资源简介：针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的 新型的数字锁相环。使用FPGA 内底层嵌入功能单元中的数字锁相环74HCT297 ,并添加少量的数字电路来实现。最后利 用仿真波形验证该设计的合理性和有效性。整...
上传时间： 2014-01-11
上传用户：AbuGe
资源简介：全数字锁相环（adPLL)的部分源程序代码，是其中最重要的部分。
上传时间： 2017-09-03
上传用户：liansi
资源简介：基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
上传时间： 2013-08-19
上传用户：Huge_Brother
资源简介：用VHDL写的数字锁相环程序 PLL.vhd为源文件 PLLTB.vhd为testbench
上传时间： 2014-01-20
上传用户：zwei41
资源简介：直接式数字锁相环频率合成器.用ELANIX公司SYSTEMVIEW运行.
上传时间： 2015-07-18
上传用户：妄想演绎师
资源简介：比较好的技术文章《基于VHDL的全数字锁相环的设计》有关键部分的源代码。
上传时间： 2013-12-24
上传用户：362279997
资源简介：智能全数字锁相环的设计用VHDL语言在CPLD上实现串行通信
上传时间： 2014-01-08
上传用户：weiwolkt
资源简介：一篇简单易懂的关于数字锁相环概念原理设计的经典文章
上传时间： 2014-01-04
上传用户：hasan2015
资源简介：基于VHDL的全数字锁相环的设计 有关键部分的源代码 hehe !
上传时间： 2015-12-18
上传用户：hgy9473
资源简介：easy PLL,很好的PLL(锁相环设计工具)!
上传时间： 2014-06-07
上传用户：sunjet
资源简介：介绍了数字锁相环的3种设计方法，并对各自的工作原理做了详细分析。
上传时间： 2014-01-20
上传用户：二驱蚊器
资源简介：基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
上传时间： 2013-12-25
上传用户：dyctj
资源简介：全数字锁相环 功能与74297相同 提供参数配置
上传时间： 2014-01-01
上传用户：英雄
